一种超结LDMOS器件

摘要

本发明提供一种超结LDMOS器件，属于功率器件技术领域。本发明超结LDMOS器件的元胞结构包括：衬底，位于衬底两端的第一有源区和第二有源区以及位于两个有源区之间的超结表面耐压区；所述第一有源区与表面耐压区相靠近侧形成第一导电类型的MOSFET，所述第二有源区与表面耐压区相靠近侧形成第二导电类型的MOSFET；本发明实现了在不额外增加控制信号的情况下，一种类型载流子沟道开启导电后，即能自动实现超结表面耐压区中另一种类型载流子参与导电，并且不形成电导调制效应。故而，本发明在显著增强电流能力的同时保证了单极性器件的快速关断，并且本发明可以在同一工艺下集成两种不同导电类型但电流能力却相接近的超结LDMOS。

权利要求

1.一种超结LDMOS器件，其元胞结构包括：衬底、位于所述衬底顶层一侧的第二导电类型半导体源衬底区、位于所述衬底顶层另一侧的第一导电类型半导体漏区、位于所述第二导电类型半导体源衬底区与第一导电类型半导体漏区之间衬底表面的超结表面耐压区，所述超结表面耐压区具有平行于器件横向方向相互交替设置的第一导电类型半导体区域和第二导电类型半导体区域，所述第二导电类型半导体源衬底区中具有相互独立的第二导电类型重掺杂体接触区一和第一导电类型重掺杂源区一；器件表面与第二导电类型重掺杂体接触区一和第一导电类型重掺杂源区一接触的是源极金属，第一导电类型重掺杂源区一、部分第二导电类型半导体源衬底区及部分超结表面耐压区的上表面具有第一栅介质层，所述第一栅介质层的上表面具有第一栅极；所述第二导电类型半导体源衬底区、第二导电类型重掺杂体接触区一、第一导电类型重掺杂源区一、源极金属、第一栅介质层和第一栅极形成第一有源区，第一有源区和超结表面耐压区相靠近侧形成第一导电类型MOSFET；其特征在于：所述第一导电类型半导体漏区中具有相互独立的第二导电类型重掺杂源区二和第一导电类型重掺杂体接触区二；器件表面与第二导电类型重掺杂源区二和第一导电类型重掺杂体接触区二接触的是漏极金属，所述第一导电类型半导体漏区中还具有重掺杂半导体区，所述重掺杂半导体区为第一导电类型半导体区或者第二导电类型半导体区，所述重掺杂半导体区上表面具有浮空电极，所述重掺杂半导体区与第一导电类型重掺杂体接触区二之间不存在将二者连通的第一导电类型重掺杂半导体区域，第二导电类型重掺杂源区二、部分第一导电类型漏区及部分超结表面耐压区的上表面具有第二栅介质层，所述第二栅介质层的上表面具有第二栅极，所述第二栅极与所述浮空电极相连接；所述第一导电类型半导体漏区、第二导电类型重掺杂源区二、第一导电类型重掺杂体接触区二、重掺杂半导体区、漏极金属、第二栅介质层、第二栅极和浮空电极形成第二有源区，第二有源区和超结表面耐压区相靠近侧形成第二导电类型MOSFET。

2.根据权利要求1所述的一种超结LDMOS器件，其特征在于，所述第二导电类型重掺杂源区二和所述第一导电类型重掺杂体接触区二并列设置；定义第二导电类型重掺杂源区二和第一导电类型重掺杂体接触区二的纵向长度顺次为L19和L20，则二者满足：L19-L20≦50μm。

3.根据权利要求1或2所述的一种超结LDMOS器件，其特征在于，第一导电类型为P型，第二导电类型为N型。

4.根据权利要求1或2所述的一种超结LDMOS器件，其特征在于，第一导电类型为N型，第二导电类型为P型。

5.根据权利要求1或2所述的一种超结LDMOS器件，其特征在于，所述衬底为P型或者N型的轻掺杂半导体材料，所述半导体材料为体硅、氮化镓或者碳化硅。

6.根据权利要求1或2所述的一种超结LDMOS器件，其特征在于，所述衬底为SOI衬底，所述SOI衬底包括P型或者N型的半导体层和位于其上的介质层。

说明书

一种超结LDMOS器件

技术领域

[0001] 本发明属于功率半导体技术领域，具体涉及一种高压横向超结半导体器件。

背景技术

[0002] 电力电子系统的小型化、集成化是功率半导体器件的一个重要研究方向。智能功率集成电路(Smart Power Integrated Circuit,SPIC)或高压集成电路(High Voltage Integrated Circuit,HVIC)将保护、控制、检测、驱动等低压电路和高压功率器件集成在同一个芯片上，这样不仅缩小了系统体积，提高了系统可靠性。同时，在较高频率的工作场合，由于系统引线电感的减少，可以显著降低对缓冲和保护电路的要求。

[0003] 横向双扩散金属氧化物场效应晶体管(Lateral Double-diffused Metal Oxide Field Effect Transistor,LDMOS)是SPIC或HVIC的关键技术。然而由于耐高压横向器必须存在一定横向尺寸的漂移区(耐压区)以满足其击穿电压的要求，这就导致了器件的比导通电阻(Ron,sp)较大。与相同电压电流等级的纵向MOSFET相比，LDMOS的电阻往往比纵向MOSFET大很多。所以，设计横向功率器件的关键就在于：如何优化击穿电压(Breakdown Voltage：BV)与比导通电阻Ron,sp二者的折中，进而缓解高压LDMOS的击穿电压与比导通电阻之间矛盾关系。

[0004] 超结耐压层首先在Coe的专利《High voltage semiconductor devices》(《高压半导体器件》)和Chen的专利《Semiconductor power devices with alternating conductivity type high-voltage breakdown regions》(《具有交替导电类型的高压击穿区域的半导体功率器件》)中被分别提出，它的特点在于使用交替的N型和P型半导体区代替原来漂移区单一类型的N型或P型半导体。这里交替排列的N型和P型半导体区称为超结柱。通过超结柱之间的相互耗尽补偿优化漂移区电场分布以及提高N型和P型区的掺杂剂量，能够提高器件的击穿电压以及降低器件的Ron,sp。超结耐压层结构率先被应用到纵向MOSFET技术中。后来，研究者Nassif-Khalil等人所发表的文章《SJ/RESURF LDMOST》(《超结高压LDMOS》)中提出了如图1所示器件结构，该文章提出了将超结耐压层的原理应用到LDMOS(称为超结LDMOS或Super Junction-LDMOS或者SJ-LDMOS)以获得低的Ron,sp。

[0005] SJ-LDMOS虽然在一定程度上可优化BV和Ron,sp的折中关系，但是对于p型SJ-LDMOS(SJ-pLDMOS)却鲜有研究。这一现象产生的原因，除了由于其原理和n型SJ-LDMOS(SJ-nLDMOS)类似，更重要的是：由于SJ-pLDMOS利用空穴导电，其电流能力很弱，仅为SJ-nLDMOS的1/3左右，所以其高压应用受到很大程度地限制。

[0006] 由于n型LDMOS的电流能力比p型LDMOS大3倍左右，目前，高压应用场合的功率输出级通常采用如图2所示两个串联的nLDMOS构成图腾柱输出。但是这样的电路通常需要额外的辅助电路才能实现功能，辅助电路包括高压电平位移(M1、R1、Cd以及驱动模块构成)以及高压电平自举(低压电源VCC、Db以及Cb构成)等模块。这些电路模块极大地增大了系统体积和复杂程度，并且具有较高的系统功耗。为了解决上述问题，研究者M.Nakano等人在文章《Full-complementary high-voltage driver ICs for flat display panels》(《平板显示器的全互补高压驱动电路》)以及W.Sun等人在文章《High-voltage power IC technology with nVDMOS,RESURF pLDMOS,and novel level-shift circuit for PDP scan-driver IC》(《基于nVDMOS和RESURF pLDMOS的高压功率集成电路技术以及一种用于PDP扫描驱动器集成电路的新型电平偏移电路》)均提出了一种如图3所示的全互补的高压位移电路及CMOS输出结构。该结构的高压电平位移部分采用高侧为厚栅氧的高压p型LDMOS(称为：Field PMOS或者FPMOS)，低侧采用常规高压nLDMOS。该结构的输出级由高侧的厚栅氧的FPMOS与低侧的nLDMOS构成CMOS功率输出。

[0007] 虽然该结构解决了传统结构中需要高压电平自举以及较大系统功耗的问题，但是由于引入了多个采用空穴导电的FPMOS，其电流能力很小，所以芯片面积难以降低。并且高侧FPMOS和低侧nLDMOS的面积不匹配也会使得高低侧器件输出阻抗不匹配。由于FPMOS电流能力太小，这也限制了该结构在更高电压等级的应用。M.Denison等人公开的文献《Investigation of a Dual Channel N/P-LDMOS and Application to LDO Linear Voltage Regulation》(《双沟道N/P-LDMOS在LDO线性电压调整器中的应用研究》)中提出了一种同时利用P柱和N柱导电的SJ-LDMOS，但是该SJ-LDMOS需要两个独立的栅信号对P沟道和N沟道进行控制，而且两个控制信号之间的电压在零到工作电压浮动，这需要额外的电路模块来实现控制。这将极大地增加电路设计难度以及降低系统可靠性，同时也导致了该器件仅实用于LDO这类低压应用场合。

发明内容

[0008] 本发明所要解决的技术问题在于：提供一种兼容现有制作工艺且能够显著增强器件电流能力的新型高压超结LDMOS器件。

[0009] 为了解决上述技术问题，本发明提供如下技术方案：

[0010] 一种超结LDMOS器件，其元胞结构包括：衬底、位于所述衬底顶层一侧的第二导电类型半导体源衬底区、位于所述衬底顶层另一侧的第一导电类型半导体漏区、位于所述第二导电类型半导体源衬底区与第一导电类型半导体漏区之间衬底表面的超结表面耐压区，所述超结表面耐压区具有平行于器件横向方向相互交替设置的第一导电类型半导体区域和第二导电类型半导体区域，所述第二导电类型源衬底区中具有相互独立的第二导电类型重掺杂体接触区一和第一导电类型重掺杂源区一；器件表面与第二导电类型重掺杂体接触区一和第一导电类型重掺杂源区一接触的是源极金属，第一导电类型重掺杂源区一、部分第二导电类型半导体源衬底区及部分超结表面耐压区的上表面具有第一栅介质层，所述第一栅介质层的上表面具有第一栅极；所述第二导电类型半导体源衬底区、第二导电类型重掺杂体接触区一、第一导电类型重掺杂源区一、源极金属、第一栅介质层和第一栅极形成第一有源区，第一有源区和超结表面耐压区相靠近侧形成第一导电类型MOSFET；其特征在于：

[0011] 所述第一导电类型半导体漏区中具有相互独立的第二导电类型重掺杂源区二和第一导电类型重掺杂体接触区二；器件表面与第二导电类型重掺杂源区二和第一导电类型重掺杂体接触区二接触的是漏极金属，所述第一导电类型半导体漏区中还具有重掺杂半导体区，所述重掺杂半导体区为第一导电类型半导体区或者第二导电类型半导体区，所述重掺杂半导体区上表面具有浮空电极，所述重掺杂半导体区与第一导电类型重掺杂体接触区二之间不存在将二者连通的第一导电类型重掺杂半导体区域，第二导电类型重掺杂源区二、部分第一导电类型漏区及部分超结表面耐压区的上表面具有第二栅介质层，所述第二栅介质层的上表面具有第二栅极，所述第二栅极与所述浮空电极相连接；所述第一导电类型半导体漏区、第二导电类型重掺杂源区二、第一导电类型重掺杂体接触区二、重掺杂半导体区、漏极金属、第二栅介质层、第二栅极和浮空电极形成第二有源区，第二有源区和超结表面耐压区相靠近侧形成第二导电类型MOSFET。

[0012] 进一步的是，第一导电类型为P型，第二导电类型为N型。

[0013] 进一步的是，第一导电类型为N型，第二导电类型为P型。

[0014] 进一步的是，本发明漏区中的第二导电类型重掺杂源区二和第一导电类型重掺杂体接触区二并列设置，定义第二导电类型重掺杂源区二和第一导电类型重掺杂体接触区二的纵向长度顺次为L19和L20，则二者满足：L19-L20≦50μm。

[0015] 进一步的是，本发明中衬底为P型或者N型的轻掺杂半导体材料，通常为体硅、氮化镓或者碳化硅。

[0016] 进一步的是，本发明中衬底为SOI衬底，所述SOI衬底包括导电类型为P型或N型的半导体层和位于其上的介质层。

[0017] 进一步的是，本发明中衬底与超结表面耐压区之间还具有衬底辅助耗尽层。

[0018] 本发明的有益效果如下：

[0019] 本发明提出了一种可集成两种导电类型载流子同时作为多数载流子各自参与导电的SJ-LDMOS器件。通过在衬底上形成两个有源区，两个有源区与超结表面耐压区相靠近侧分别形成两个导电类型相反的MOSFET，其中一个MOSFET的栅极与浮空电极相连，而浮空电极下掺杂区与该MOSFET中重掺杂体接触区之间不存在将二者连通的重掺杂区域，当一种导电类型载流子沟道开启导电后，超结表面耐压区中这一种导电类型的载流子若要到达漏极需经过分布电阻形成电压降，无需增加额外的控制信号，即可自动实现另一种导电类型载流子沟道的开启。本发明这一技术手段的实现显著增强了器件的电流能力。此外，本发明通过合理设计器件结构。能够避免形成电导调制效应，进而保证作为单极性器件的快速关断。本发明制作工艺与现有制作工艺兼容，因此对于制造商而言在大规模制造时无需对现有工艺进行大规模改造即可制作。本发明能够在同一工艺下在芯片上集成电流能力相近的SJ-nLDMOS和SJ-pLDMOS来制作相关的功率集成电路，进而提高由本发明器件制作的功率集成电路的整体性能。

附图说明

[0020] 图1传统SJ-LDMOS结构示意图。

[0021] 图2传统高压电平位移电路与图腾柱功率输出结构。

[0022] 图3互补高压电平位移电路及CMOS功率输出结构。

[0023] 图4本发明实施例所提出制作在体硅衬底上的SJ-LDMOS器件的结构示意图；

[0024] 图5本发明实施例所提出制作在体硅衬底上并且具有衬底辅助耗尽层的SJ-LDMOS器件的结构示意图；

[0025] 图6本发明实施例所提出制作在SOI衬底上的SJ-LDMOS器件的结构示意图；

[0026] 图7本发明实施例所提出制作在SOI衬底上并且具有衬底辅助耗尽层的SJ-LDMOS器件的结构示意图；

[0027] 图8为本发明实施例对本发明设计所得耐压600V SJ-pLDMOS和相同结构参数下传统SJ-pLDMOS以及传统SJ-nLDMOS的电流能力进行仿真得到的对比图；

[0028] 图中，1为衬底，2为N型源衬底区，3为第一N+体接触区，4为第一P+源区，5为第一栅介质层，6为第一栅极，7为源极金属，8为P型半导体区，9为N型半导体区，10为P型漏区，11为漏极金属，12为衬底辅助耗尽层，13为介质层，14为衬底层，15为超结表面耐压区，16为第二栅介质层，17为第二栅极，18为浮空电极，19为第二N+源区，20为第二P+体接触区，21为重掺杂半导体区。

具体实施方式

[0029] 下面参照附图对本发明进行更全面的描述，在说明书附图中，相同的标号表示相同或者相似的组件或者元素，本发明要旨是提供一种新型的高压SJ-LDMOS，本发明SJ-LDMOS器件可以是N型SJ-LDMOS(SJ-nLDMOS)，也可以是P型SJ-LDMOS(SJ-pLDMOS)，本发明实施例具体以SJ-pLDMOS进行说明，相应地，SJ-nLDMOS原理类似。

[0030] 实施例1：

[0031] 图4示出了本发明制作在体硅衬底上的一个SJ-pLDMOS器件的元胞结构，包括：P型衬底1、位于所述P型衬底1顶层一侧的N型源衬底区2、位于所述P型衬底1顶层另一侧的P型漏区10、位于所述N型源衬底区2与P型漏区10之间衬底1表面的超结表面耐压区15，其中：P型衬底1的材料也可以是N型半导体材料，不局限于本实施例所公开的P型半导体，所述超结表面耐压区15具有平行于器件横向方向相互交替设置的P型半导体区8和N型半导体区9，所述N型源衬底区2中具有相互独立的第一N+体接触区3和第一P+源区4；器件表面与第一N+体接触区3和第一P+源区4接触的是源极金属7，第一N+体接触区3、部分N型源衬底区2及部分超结表面耐压区15的上表面具有第一栅介质层5，所述第一栅介质层5的上表面具有第一栅极6；所述N型源衬底区2、第一N+体接触区3、第一P+源区4、源极金属7、第一栅介质层5和第一栅极6形成第一有源区，第一有源区和超结表面耐压区15相靠近侧形成P型沟道的MOSFET；其特征在于：

[0032] 所述P型漏区10中具有相互独立的第二N+源区19和第二P+体接触区20；器件表面与第二N+源区19和第二P+体接触区20接触的是漏极金属11，所述P型漏区10中还具有重掺杂半导体区21，所述重掺杂半导体21的导电类型可以为P型，也可以为N型，故此本发明对此不做限定，所述重掺杂半导体区21上表面具有浮空电极18，所述重掺杂半导体区21与第二P+体接触区20之间不存在将二者连通的P型重掺杂半导体区域，第二N+源区19、部分P型漏区10及部分超结表面耐压区15的上表面具有第二栅介质层16，所述第二栅介质层16的上表面具有第二栅极17，所述栅极17与所述浮空电极18相连接；所述P型漏区10、第二N+源区19、第二+ +P体接触区20、P半导体区21、漏极金属11、第二栅介质层16、第二栅极17和浮空电极18形成第二有源区，第二有源区和超结表面耐压区15相靠近侧形成N型沟道的MOSFET。

[0033] 所述浮空电极18与第二栅极相连，因此，本发明提出的LDMOS器件仍然是一个三端器件。

[0034] 实施例2：

[0035] 图5示出了本发明制作在体硅衬底上的一个SJ-pLDMOS器件的元胞结构，本实施除了在P型衬底1与超结表面耐压区15之间还具有衬底辅助耗尽层12之外，其余结构均与实施例1相同。

[0036] 具体地，当衬底为P型轻掺杂半导体时，所述衬底与所述超结表面耐压区之间衬底辅助耗尽层的导电类型为N型；N型衬底辅助耗尽层在如图所示x方向是由均匀掺杂、线性渐变掺杂或者分段渐变掺杂的N型半导体形成，其掺杂浓度自N型源衬底区至P型漏区逐渐降低。

[0037] 具体地，当衬底为N型轻掺杂半导体时，所述衬底与所述超结表面耐压区之间衬底辅助耗尽层的导电类型为P型；P型衬底辅助耗尽层由均匀掺杂、线性渐变掺杂或者分段渐变掺杂的P型半导体形成，其掺杂浓度自N型源衬底区至P型漏区逐渐升高。

[0038] 同理，根据本领域公知常识可知：对于SJ-nLDMOS而言，当衬底为P型轻掺杂半导体时，所述衬底与所述超结表面耐压区之间衬底辅助耗尽层的导电类型为N型，N型衬底辅助耗尽层由均匀掺杂、线性渐变掺杂或者分段渐变掺杂的N型半导体形成，其掺杂浓度自P型源衬底区至N型漏区逐渐升高；当衬底为N型轻掺杂半导体时，所述衬底与所述超结表面耐压区之间衬底辅助耗尽层的导电类型为P型；N型衬底辅助耗尽层由均匀掺杂、线性渐变掺杂或者分段渐变掺杂的P型半导体形成，其掺杂浓度自P型源衬底区至N型漏区逐渐降低。

[0039] 实施例3：

[0040] 图6示出了本发明制作在SOI衬底上的一个pLDMOS器件元胞的具体实施例，本实施与除了将P型衬底1替换为SOI衬底以外，其余结构均与实施例1相同；其中，SOI衬底包括衬底层14和位于所述衬底层14之上的绝缘介质层13，所述衬底层14的掺杂类型可以为P型，也可以为N型，本实施例选用P型衬底层。

[0041] 实施例4：

[0042] 图7示出了本发明制作在SOI衬底上的一个pLDMOS器件元胞的具体实施例，本实施与除了将P型衬底1替换为SOI衬底以外，其余结构均与实施例2相同；其中，SOI衬底包括衬底层14和位于所述衬底层14之上的绝缘介质层13，所述衬底层14的掺杂类型可以为P型，也可以为N型，本实施例选用N型衬底层。

[0043] 实施例5：

[0044] 本实施例除了在SOI衬底与超结表面耐压区之间还具有衬底辅助耗尽层之外，其余结构均与实施例3相同。

[0045] 具体地，若所述SOI衬底接最高电位，则衬底与所述超结表面耐压区之间衬底辅助耗尽层的导电类型为P型，P型衬底辅助耗尽层由均匀掺杂、线性渐变掺杂或者分段渐变掺杂的P型半导体材料形成，其掺杂浓度自N型源衬底区至P型漏区逐渐升高；若所述SOI衬底接最低电位，则衬底与所述超结表面耐压区之间衬底辅助耗尽层的导电类型为N型；N型衬底辅助耗尽层由均匀掺杂、线性渐变掺杂或者分段渐变掺杂的N型半导体材料形成，其掺杂浓度自N型源衬底区至P型漏区逐渐降低。

[0046] 同理，根据本领域公知常识可知：对于SJ-nLDMOS而言，若所述SOI衬底接最高电位，则衬底与所述超结表面耐压区之间衬底辅助耗尽层的导电类型为P型，P型衬底辅助耗尽层由均匀掺杂、线性渐变掺杂或者分段渐变掺杂的P型半导体材料形成，其掺杂浓度自P型源衬底区至N型漏区逐渐降低；若所述SOI衬底接最低电位，则衬底与所述超结表面耐压区之间衬底辅助耗尽层的导电类型为N型；N型衬底辅助耗尽层由均匀掺杂、线性渐变掺杂或者分段渐变掺杂的N型半导体材料形成，其掺杂浓度自P型源衬底区至N型漏区逐渐升高。基于上述公开的实施例，下面结合说明书附图对本发明原理进行详细说明：

[0047] 如本发明给出的具体实施方式，当第一导电类型为P型，第二导电类型为N型时：本发明中第一有源区与超结表面耐压区构成P型MOSFET，所述第一有源区中采用N型半导体材料形成源衬底区，所述源衬底区还具有独立的P+型区和N+型区，所述P+型区和N+型区相邻并且与金属导体接触构成第一种导电类型的MOSFET的源极，所述部分P+型区、部分N型源衬底区和部分超结表面耐压区上具有介质层，所述介质层上表面具有金属导体形成栅电极，此时第二有源区为P型MOSFET的漏端；所述第二有源区中采用P型半导体材料形成源衬底区，+ + + +所述源衬底区同样具有独立的另一P型区和另一N 型区，所述P 型区和N型区相邻并且与金属导体接触构成N型MOSFET的源极，所述部分P+型区、部分P型漏区和部分超结表面耐压区上同样具有另一介质层，所述另一介质层上表面具有金属导体形成栅电极，此时第一有源区为N型MOSFET的漏端；

[0048] 当第一导电类型为P型，第二导电类型为N型时，结合说明书附图来看，本发明采用第二P+体接触区20作为漏电极接触区域，并具有与之分隔设置的重掺杂半导体区21，由于二者之间不存在将二者连通的重掺杂半导体区域，换而言之，二者之间P型半导体区域(也就是P型漏区10)存在较大的分布电阻。因而，当P型MOSFET在外加电压下开启后，超结表面耐压区15中P型半导体区8内P型载流子(空穴)若想要到达漏电极，则必须流经重掺杂半导体区21与第二P+体接触区20之间的P型半导体区域的分布电阻，这一过程中分布电阻上的电流使得重掺杂半导体区21相对于第二P+体接触区20产生的电压差为正值；又由于重掺杂半导体区21上的浮空电极18与第二栅电极17相连，上述电压差使得第二栅介质层16下的N型沟道开启，从而实现了自动开启第二有源区与超结表面耐压区15所形成的N型MOSFET，进而使得超结表面耐压区15中N型载流子(电子)作为多数载流子参与导电。

[0049] 同理，当第一导电类型为N型，第二导电类型为P型时，本发明采用第二N+体接触区作为漏电极接触区域，并具有与之分隔设置的重掺杂半导体区，由于二者之间不存在将二者连通的重掺杂半导体区域，换而言之，二者之间N型半导体区域(也就是N型漏区)存在较大的分布电阻，因而，当N型MOSFET在外加电压下开启后，表面耐压区中N型半导体层内N型载流子(电子)若想要到达漏电极，则必须流经重掺杂半导体区与第二N+体接触区之间N型漏区的半导体区域的分布电阻，这一过程中分布电阻上的电流使得重掺杂半导体区相对于N+体接触区产生的电压差为负值，又由于重掺杂半导体区上的浮空电极与第二栅电极相连，上述电压差使得第二栅介质层下的P型沟道开启，从而实现了自动开启第二有源区与超结表面耐压区所形成的P型MOSFET，进而使得超结表面耐压区中P型载流子(空穴)作为多数载流子参与导电。

[0050] 结合说明书附图来看，为了合理设计各半导体区域及电极在元胞结构表面的分+布，根据图中坐标系所示，本实施例中第二P体接触区20和重掺杂半导体区21均设置在如图所示z方向，定义第二P+体接触区20与重掺杂半导体区21之间的距离为W2，定义第二P+体接触区20在z方向上的长度为W3，由于第二P+体接触区20与重掺杂半导体区21之间的P型漏区10存在衬偏效应，而第二P+体接触区20下方的P型漏区10不存在衬偏效应，故此，第二P+体接触区20在z方向的长度越大，超结表面耐压区15中N型半导体区9中参与导电的电子电流占总电流比例越大，故此使得器件的平均电流密度越大，并且最终趋于饱和。

[0051] 根据试验可知：当器件为SJ-nLDMOS时，本发明器件结构的电流能力相比传统器件提高三分之一左右。当器件为SJ-pLDMOS时，本发明器件结构的电流能力相比传统器件提高三倍左右。

[0052] 作为优选实施方式，W2不小于20μm；

[0053] 进一步地，定义第二N+源区19在z方向上的长度为L19，第二P+体接触区20在z方向上的长度为L20；L19可以大于L20，L19可以小于L20，L19也可以等于L20；

[0054] 为了避免电导调制效应，L19和L20的取值应满足：L19-L20≦50μm。

[0055] 图8给出了根据本发明设计的一个耐压600V的SJ-pLDMOS与相同参数下传统器件的仿真对比结果图。从图8中可以看出：即使在未经优化的情况下，随着器件导通时的源漏电压升高，重掺杂半导体区21至第二P+体接触区20路径上的电压差逐渐升高。当器件源漏电压升高到约2.3V时，上述路径上的电压差使得N型电子沟道开启，从而使得超结表面耐压区15中的N型半导体区9内大量电子参与导电。假设600V LDMOS的额定导通压降在5V左右，那么此时本发明器件的电流能力已大于SJ-nLDMOS,更是远大于相同工艺下的SJ-pLDMOS。由于第二P+体接触区20与重掺杂半导体区21之间P型漏区10内有部分N型载流子(电子)存在衬偏效应，从重掺杂半导体区21向第二P+体接触区20与P型漏区10所形成界面处，第二P+体接触区20与重掺杂半导体区21之间区域内的电子电流由0逐渐增大。而第二P+体接触区
20下方P型漏区10不存在衬偏效应，所以该区域的电子电流密度能够达到最大且均匀，因此，从图8中可以看出：随着W3的增大，器件总的平均电流密度逐渐增大，最后趋于饱和。

[0056] 另一方面，本发明实施例仿真时W2为28μm，而随着W2的增大，重掺杂半导体区21至第二P+体接触区20路径上的电压差将在更低的器件源漏电压下使得第二栅介质层16下的电子沟道开启，此时，器件将在更低的源漏电压下获得更高的电流，如图8中的虚线所示意。需要特别指出的是，此时器件仍然是单极性导电，而不像IGBT之类的双极型器件形成电导调制导电，所以本发明的LDMOS在极大提高电流能力的同时，关断时间仍然和单极性器件一样，可以极快地关断。

[0057] 以上结合附图对本发明的实施例进行了阐述，但是本发明并不局限于上述的具体实施方式，上述具体实施方式仅仅是示意性的，而不是限制性的。本领域的普通技术人员在本发明的启示下，在不脱离本发明宗旨和权利要求所保护的范围情况下，还可做出很多形式，这些均属于本发明的保护之内。