电荷泄放电路

摘要

本发明提供一种电荷泄放电路，包括：第一泄放单元，连接一第一电源端、一第二电源端以及一控制信号，控制信号控制第一泄放单元打开时，第一电源端的电荷向第二电源端泄放，第一泄放单元具有一第一节点；第二泄放单元，连接第一电源端和一第三电源端，并连接至第一节点；电压探测单元，连接至第一节点，用于探测第一节点的电压，当第一节点的电压下降到安全值时，第二泄放单元打开，第一电源端的电荷向第三电源端泄放。本发明中，电压探测单元使得第一电源端的电荷向第二电源端泄放一段时间之后向第三电源端泄放，控制第一电源端向第二电源端和第三电源端的泄放过程，且电压探测单元在一段时间后关闭，不存在静态功耗。

权利要求

1.一种电荷泄放电路，其特征在于，包括：

第一泄放单元，连接一第一电源端、一第二电源端以及一控制信号，所述控制信号控制所述第一泄放单元打开时，所述第一电源端的电荷向所述第二电源端泄放，所述第一泄放单元具有一第一节点；

第二泄放单元，连接所述第一电源端和一第三电源端，并连接至所述第一节点；

电压探测单元，连接至所述第一节点，用于探测所述第一节点的电压，当所述第一节点的电压下降到安全值时，所述第二泄放单元打开，所述第一电源端的电荷向所述第三电源端泄放。

2.如权利要求1所述的电荷泄放电路，其特征在于，所述第一泄放单元包括：第一晶体管，源极连接所述第一电源端，漏极连接所述第一节点，栅极连接所述电压探测单元；

第二晶体管，漏极连接所述第一节点，栅极连接所述第三电源端；

第一反相器，输入端连接所述控制信号，输出端连接所述第二晶体管的源极。

3.如权利要求2所述的电荷泄放电路，其特征在于，所述第一反相器包括第三晶体管和第四晶体管，所述第三晶体管的源极连接所述第三电源端，漏极连接所述第二晶体管的源极，栅极连接所述控制信号，所述第四晶体管的源极连接所述第二电源端，漏极连接所述第二晶体管的源极，栅极连接所述控制信号。

4.如权利要求2所述的电荷泄放电路，其特征在于，所述第一泄放单元还包括第一电阻，所述第一电阻连接于所述第一晶体管的漏极和所述第二晶体管的漏极之间。

5.如权利要求2所述的电荷泄放电路，其特征在于，所述第一晶体管为PMOS晶体管，所述第二晶体管为NMOS晶体管。

6.如权利要求1所述的电荷泄放电路，其特征在于，所述第二泄放单元包括第五晶体管，所述第五晶体管的源极连接所述第一电源端，漏极连接所述第三电源端，栅极连接至所述第一节点。

7.如权利要求6所述的电荷泄放电路，其特征在于，所述第一节点与所述第五晶体管的栅极之间依次连接有第二反相器和第三反相器。

8.如权利要求6所述的电荷泄放电路，其特征在于，所述第五晶体管为PMOS晶体管。

9.如权利要求1所述的电荷泄放电路，其特征在于，所述电压探测单元包括：第六晶体管，源极连接所述第三电源端，漏极连接所述第一泄放单元，栅极连接至第二节点；

第七晶体管，源极连接所述第三电源端，漏极连接所述第二节点，栅极连接至所述第一节点；

第二电阻，连接于所述第六晶体管的漏极与所述第二节点之间；

第八晶体管，漏极连接所述第二节点，栅极连接所述控制信号；

第九晶体管，源极连接所述第二电源端，漏极连接所述第八晶体管的源极，栅极连接至所述第一节点。

10.如权利要求9所述的电荷泄放电路，其特征在于，所述第六晶体管和所述第七晶体管为PMOS晶体管，所述第八晶体管和所述第九晶体管为NMOS晶体管。

11.如权利要求9所述的电荷泄放电路，其特征在于，当所述控制信号上升为高电位时，所述第八晶体管打开，所述电压探测单元打开，所述第六晶体管的电位下降，所述第一泄放单元打开，所述第一电源端的电荷向所述第二电源端泄放，所述第一节点的电位下降，并下降至所述安全值时，所述第二泄放电路打开，所述第一电源端的电荷向所述第三电源端泄放，所述第一节点的电位下降为低电位，所述第九晶体管关闭，所述电压探测单元关闭。

12.如权利要求1所述的电荷泄放电路，其特征在于，所述电荷泄放电路还包括第四电源端，所述第四电源端与所述第一电源之间连接第十晶体管，所述第十晶体管的源极连接所述第四电源端，漏极连接所述第一电源端，栅极连接所述第三电源端。

13.如权利要求12所述的电荷泄放电路，其特征在于，所述电荷泄放电路还包括第十一晶体管，源极连接所述第一节点，漏极连接所述第四电源端，栅极连接所述第三电源端。

说明书

电荷泄放电路

技术领域

[0001] 本发明涉及集成电路技术领域，特别涉及一种电荷泄放电路。

背景技术

[0002] 电可擦只读存储器(EPROM)由于具有低压低功耗的特点作为存储介质而广泛使用，例如，应用在射频识别系统(RFID)系统当中。基于EEPROM工作原理，在对EEPROM中的存储单元进行擦除的过程中，需要给EEPROM提供高压，然而，在对EEPROM进行编程或擦除之前，需要先对EEPROM进行数据缓冲操作，数据缓冲操作的过程中，一般采用正常的工作电压，因此，EEPROM的电压必须在擦除高压和工作电压之间切换，为了避免高压影响数据缓冲操作，现有技术中通常在擦除过程后，将擦除高压泄放掉，再充入工作电压，例如将擦除高压直接泄放到工作电压端。然而，由于RFID电源的特殊性，电源稳压电容只有1nf甚至更小，当EEPROM的容量越来越大的情况下，擦除完之后泄放到工作电压的电荷也更多。因此可能导致工作电压过高而使晶体管击穿。

发明内容

[0003] 本发明的目的在于，提供一种电荷泄放电路，解决现有技术中擦除高压泄放过程不可控的技术问题。

[0004] 为解决上述技术问题，本发明提供一种电荷泄放电路，包括：

[0005] 第一泄放单元，连接一第一电源端、一第二电源端以及一控制信号，所述控制信号控制所述第一泄放单元打开时，所述第一电源端的电荷向所述第二电源端泄放，所述第一泄放单元具有一第一节点；

[0006] 第二泄放单元，连接所述第一电源端和一第三电源端，并连接至所述第一节点；

[0007] 电压探测单元，连接至所述第一节点，用于探测所述第一节点的电压，当所述第一节点的电压下降到安全值时，所述第二泄放单元打开，所述第一电源端的电荷向所述第三电源端泄放。

[0008] 可选的，所述第一泄放单元包括：

[0009] 第一晶体管，源极连接所述第一电源端，漏极连接所述第一节点，栅极连接所述电压探测单元；

[0010] 第二晶体管，漏极连接所述第一节点，栅极连接所述第三电源端；

[0011] 第一反相器，输入端连接所述控制信号，输出端连接所述第二晶体管的源极。

[0012] 可选的，所述第一反相器包括第三晶体管和第四晶体管，所述第三晶体管的源极连接所述第三电源端，漏极连接所述第二晶体管的源极，栅极连接所述控制信号，所述第四晶体管的源极连接所述第二电源端，漏极连接所述第二晶体管的源极，栅极连接所述控制信号。

[0013] 可选的，所述第一泄放单元还包括第一电阻，所述第一电阻连接于所述第一晶体管的漏极和所述第二晶体管的漏极之间。

[0014] 可选的，所述第一晶体管为PMOS晶体管，所述第二晶体管为NMOS晶体管。

[0015] 可选的，所述第二泄放单元包括第五晶体管，所述第五晶体管的源极连接所述第一电源端，漏极连接所述第三电源端，栅极连接至所述第一节点。

[0016] 可选的，所述第一节点与所述第五晶体管的栅极之间依次连接有第二反相器和第三反相器。

[0017] 可选的，所述第五晶体管为PMOS晶体管。

[0018] 可选的，所述电压探测单元包括：

[0019] 第六晶体管，源极连接所述第三电源端，漏极连接所述第一泄放单元，栅极连接至第二节点；

[0020] 第七晶体管，源极连接所述第三电源端，漏极连接所述第二节点，栅极连接至所述第一节点；

[0021] 第二电阻，连接于所述第六晶体管的漏极与所述第二节点之间；

[0022] 第八晶体管，漏极连接所述第二节点，栅极连接所述控制信号；

[0023] 第九晶体管，源极连接所述第二电源端，漏极连接所述第八晶体管的漏极，栅极连接至所述第一节点。

[0024] 可选的，所述第六晶体管和所述第七晶体管为PMOS晶体管，所述第八晶体管和所述第九晶体管为NMOS晶体管。

[0025] 可选的，当所述控制信号上升为高电位时，所述第八晶体管打开，所述电压探测电压打开，所述第六晶体管的电位下降，所述第一泄放单元打开，所述第一电源端的电荷向所述第二电源端泄放，所述第一节点的电位下降，并下降至所述安全值时，所述第二泄放电路打开，所述第一电源端的电荷向所述第三电源端泄放，所述第一节点的电位下降为低电位，所述第九晶体管关闭，所述电压探测单元关闭。

[0026] 可选的，所述电荷泄放电路还包括第四电源端，所述第四电源端与所述第一电源之间连接第十晶体管，所述第十晶体管的源极连接所述第四电源端，漏极连接所述第一电源端，栅极连接所述第三电源端。

[0027] 可选的，所述电荷泄放电路还包括第十一晶体管，源极连接所述第一节点，漏极连接所述第四电源端，栅极连接所述第三电源端。

[0028] 本发明的电荷泄放电路中，包括第一泄放单元、第二泄放单元和电压探测单元，控制信号使得电压探测单元打开，并将第一泄放单元打开，第一电源端的电荷通过第一泄放单元泄放到第二电源端。第一节点的电位随着第一电源端的泄放而下降，下降到安全值时，使得第二泄放单元打开，此时，第一电源端的电荷通过第二泄放单元到第三电源端，并且，电压探测单元随之关闭。本发明中，电压探测单元使得第一电源端的电荷向第二电源端泄放一段时间之后向第三电源端泄放，从而控制第一电源端向第二电源端和第三电源端的泄放过程，并且，电压探测单元在一段时间后关闭，从而不存在静态功耗。

附图说明

[0029] 图1为现有技术中的电荷泄放电路的示意图；

[0030] 图2为现有技术中的电荷泄放过程的仿真图；

[0031] 图3为本发明一实施例中的电荷泄放电路的示意图；

[0032] 图4为本发明一实施例中的电荷泄放过程的仿真图。

具体实施方式

[0033] 为了解决现有技术中擦除高压泄放的问题，发明人进行研究，还可以先将擦除高压泄放到地端，经过一段时间后，再将擦除高压泄放到工作电压端。参考图1中所示，在擦除过程中电源端VPP提供擦除高压，擦除操作完成之后，将电源端VPP的电荷泄放掉，其工作过程参考图2中所示，当控制端DISC的电位VDISC上升到高电位时，晶体管N2打开，使得电源端VPP的电压沿晶体管P2、晶体管N1以及晶体管N2泄放到地端VSS。随着电源端VPP泄放掉一部分电荷，电源端VPP的电压下降，并且，电源端VPUMP的电压同时下降，使得晶体管P1打开，电源端VPP的电荷则泄放到工作电压VDD上。由于电源端VPP泄放到工作电压VDD的过程是不可控的，使得电源端VPP对地端VSS的放电时间过程，工作电压VDD的电压过小，低于需要的工作电压。

[0034] 为了解决上述技术问题，发明人经过进一步的研究，提出了本发明的技术方案，本发明提供的电荷泄放电路中，包括第一泄放单元、第二泄放单元和电压探测单元，控制信号使得电压探测单元打开，并将第一泄放单元打开，第一电源端的电荷通过第一泄放单元泄放到第二电源端。第一节点的电位随着第一电源端的泄放而下降，下降到安全值时，使得第二泄放单元打开，此时，第一电源端的电荷通过第二泄放单元到第三电源端，并且，电压探测单元随之关闭。本发明中，电压探测单元使得第一电源端的电荷向第二电源端泄放一段时间之后向第三电源端泄放，从而控制第一电源端向第二电源端和第三电源端的泄放过程，并且，电压探测单元在一段时间后关闭，从而不存在静态功耗。

[0035] 以下结合图3～图4对本发明的电荷泄放电路进行详细的描述，图3为电荷泄放电路的示意图，图4为电荷泄放过程的仿真结果图。

[0036] 参考图3所示，本发明的电荷泄放电路包括第一泄放单元10、第二泄放单元30和电压探测单元20，控制信号DISC使得电压探测单元20打开，电压探测单元20打开后使得第一泄放单元10打开，第一电源端VPP的电荷通过第一泄放单元10泄放到第二电源端VSS。第一节点S1的电位随着第一电源端VPP的泄放而下降，下降到安全值时，使得第二泄放单元30打开，本发明中安全值指的是第二泄放单元30的安全电压。此时，第一电源端VPP的电荷通过第二泄放单元30到第三电源端VDD，并且，电压探测单元20随之关闭。

[0037] 继续参考图3所示，本实施例中，第一泄放单元10连接第一电源端VPP、第二电源端VSS以及控制信号DISC。具体的，所述第一泄放单元10包括：

[0038] 第一晶体管M1，第一晶体管M1的源极连接所述第一电源端VPP，漏极连接所述第一节点S1，栅极连接所述电压探测单元20，本实施例中，所述第一晶体管M1为PMOS晶体管；

[0039] 第二晶体管M2，第二晶体管M2的漏极连接所述第一节点S1，栅极连接所述第三电源端VDD，衬底连接所述第二电源端VSS，本实施例中，所述第二晶体管M2为NMOS晶体管；

[0040] 第一反相器11，第一反相器11的输入端连接所述控制信号DISC，输出端连接所述第二晶体管M2的源极。所述第一反相器11包括第三晶体管M3和第四晶体管M4，所述第三晶体管M3的源极连接所述第三电源端VDD，漏极连接所述第二晶体管M2的源极，栅极连接所述控制信号DISC，所述第四晶体管M4的源极连接所述第二电源端VSS，漏极连接所述第二晶体管M2的源极，栅极连接所述控制信号DISC。

[0041] 此外，所述第一泄放单元10还包括第一电阻R1，所述第一电阻R1连接于所述第一晶体管M1的漏极和所述第二晶体管M2的漏极之间。

[0042] 本发明中，所述控制信号DISC控制电压探测单元20打开时，使得第一晶体管M1的栅极电压(VA)下降，使得第一晶体管M1打开，从而所述第一泄放单元10打开，所述第一电源端VPP的电荷向所述第二电源端VSS泄放。

[0043] 继续参考图3所示，本发明中，第二泄放单元30连接所述第一电源端VPP和第三电源端VDD，并连接至所述第一泄放单元10的第一节点S1。具体的，所述第二泄放单元30包括第五晶体管M5，所述第五晶体管M5的源极连接所述第一电源端VPP，漏极连接所述第二电源端VSS，栅极连接至所述第一节点S1，并且，所述第五晶体管M5为PMOS晶体管。此外，所述第一节点S1与所述第五晶体管M5的栅极之间依次连接有第二反相器40和第三反相器50，所述第二反相器40包括第十二晶体管M12和第十三晶体管M13，第十二晶体管M12的源极连接所述第一电源端VPP，漏极连接第十三晶体管M13的漏极，栅极连接所述第一节点，第十三晶体管M13的源极连接第二电源端VSS，栅极连接第一节点S1，第三反相器50包括第十四晶体管M14和第十五晶体管M15，第十四晶体管M14的源极连接第一电源端，漏极连接第五晶体管M5的栅极，栅极连接第十三晶体管M13的漏极，第十五晶体管M15的源极连接第二电源端VSS，漏极连接第五晶体管M5的栅极，栅极连接第十三晶体管M13的漏极。

[0044] 继续参考图3所示，本发明中，电压探测单元20连接至所述第一节点S1，用于探测所述第一节点S1的电压，具体的，所述电压探测单元20包括：

[0045] 第六晶体管M6，第六晶体管M6的源极连接所述第三电源端VDD，漏极连接所述第一泄放单元10，栅极连接至第二节点S2，所述第六晶体管M6为PMOS晶体管；

[0046] 第七晶体管M7，第七晶体管M7的源极连接所述第三电源端VDD，漏极连接所述第二节点S2，栅极连接至所述第一节点S1，所述第七晶体管M7为PMOS晶体管；

[0047] 第二电阻R2，第二电阻R2连接于所述第六晶体管M6的漏极与所述第二节点S2之间；

[0048] 第八晶体管M8，第八晶体管M8的漏极连接所述第二节点S2，栅极连接所述控制信号DISC，所述第八晶体管M8为NMOS晶体管；

[0049] 第九晶体管M9，第九晶体管M9的源极连接所述第二电源端VSS，漏极连接所述第八晶体管M8的漏极，栅极连接至所述第一节点S1，所述第九晶体管M9为NMOS晶体管。

[0050] 当第一电源端VPP的电荷通过第一泄放单元10向第二电源端泄放的过程中，第一节点S1的电压不断下降，当所述第一节点S1的电压下降到安全值时，即第五晶体管M5的安全电压时，第五晶体管M5打开，使得所述第二泄放单元30打开，所述第一电源端VPP的电荷通过第五晶体管M5向所述第二电源端VSS泄放。

[0051] 此外，所述电荷泄放电路还包括第四电源端VPUMP，所述第四电源端VPUMP与所述第一电源端VPP之间连接第十晶体管M10，所述第十晶体管M10的源极连接所述第四电源端VPUMP，漏极连接所述第一电源端VPP，栅极连接所述第三电源端VDD。并且，所述电荷泄放电路还包括第十一晶体管M11，源极连接所述第一节点S1，漏极连接所述第四电源端VPUMP，栅极连接所述第三电源端VDD，用于将第四电源端VPUMP的电荷泄放到第二电源端VSS。

[0052] 结合图3和图4所示，对电压泄放电路的工作过程进行进一步的说明，其工作过程如下：

[0053] 在T1时间段，当所述控制信号为DISC为低电位、第一电源端VPP为擦除高压、第三电源端VDD为工作电压时，第八晶体管M8关闭，第一晶体管M1的栅极电压VA为高电位，第一晶体管M1关闭，使得第一泄放单元10关闭，第一电源端VPP、第三电源端VDD、第四电源端VPUMP的电压均不变；

[0054] 在T2时间段，当所述控制信号DISC上升为高电位时，所述第八晶体管M8打开，从而第六晶体管M6、第七晶体管M7、第八晶体管M8以及第九晶体管M9均打开，使得所述电压探测电路20打开，所述第六晶体管M6的漏极电位随之下降，第一晶体管M1的栅极电压VA下降，则第一晶体管M1打开，从而所述第一泄放单元10打开，所述第一电源端VPP的电荷通过第一晶体管M1和第二晶体管M2向所述第二电源端VSS泄放，第一电源端VPP的电压下降，此外，第四电源端VPUMP的电荷随第十一晶体管M11和第二晶体管M2泄放到第二电源端VSS，第四电源端VPUMP的电压也随着下降；

[0055] 在T3时间段，随着第一电源端VPP的电荷向第二电源端VSS泄放，所述第一节点S1的电位Vdet下降，并下降至所述安全值时，即第五晶体管M5的安全电压，使得第五晶体管M5打开，从而所述第二泄放电路30打开，所述第一电源端VPP的电荷通过第五晶体管M5向所述第三电源端VDD泄放，第三电源端VDD的电压上升。此时，所述第一节点S1的电位Vdet下降为低电位，所述第九晶体管M9关闭，从而使得所述电压探测单元20关闭，从而电压探测电路20在之后的电荷泄放过程中不存在静态功耗。

[0056] 需要说明的是，第一节点S1的电压Vdet主要是由第一晶体管M1和第二晶体管M2流过的电流决定，其中，

[0057] 第一晶体管M1的电流为：

[0058] 其中，Cox为第一晶体管M1的栅氧的电容，WM1/LM1为第一晶体管M1的宽长比，Vthp为第一晶体管M1的阈值电压。

[0059] 第二晶体管M2的电流为：

[0060] 其中，Cox为第二晶体管M2的I栅氧的电容，WM2/LM2为第二晶体管M2的宽长比，Vthn为第二晶体管M2的阈值电压。

[0061] 在本发明中，当第二晶体管M2的电流IM2小于第一晶体管M1的电流IM1时，第一节点S1的电压接近第一电源端VPP，则电荷主要是从第一电源端VPP流向第三电源端VSS，反之，第一节点S1的电压接近第二电源端VSS，则电荷主要是从第一电源端VPP流向第三电源端VDD，从而可以通过控制第一晶体管M1和第二晶体管M2的电流控制第一电源端VPP的泄放。更进一步的，假设 则第一电源端VPP＝Tx×VDD+VA-Tx×Vthn+Vthp，第六晶体管M6的栅极电压VA＝VGSM6-IM6×R2。VGSM6为第六晶体管M6栅源之间的电压，IM6为第六晶体管M6的电流，从而本发明中能够通过控制第一晶体管M1和第二晶体管M2的宽长比，控制第二泄放电路30的打开时间，控制第一电源端VPP向第三电源端VDD泄放的时间，使第一电源端VPP的电压接近第三电源端VDD泄放的安全电压。保证在对第二电源端VSS泄放安全过度到对第三电源端VDD泄放，可以有效抑制第三电源端VDD的跳变。并且，具体的第一晶体管M1和第二晶体管M2的宽长比可以根据实际电路的需要而设定。

[0062] 综上所述，本发明的提供的电荷泄放电路中，包括第一泄放单元、第二泄放单元和电压探测单元，控制信号使得电压探测单元打开，并将第一泄放单元打开，第一电源端的电荷通过第一泄放单元泄放到第二电源端。第一节点的电位随着第一电源端的泄放而下降，下降到安全值时，使得第二泄放单元打开，此时，第一电源端的电荷通过第二泄放单元到第三电源端，并且，电压探测单元随之关闭。本发明中，电压探测单元使得第一电源端的电荷向第二电源端泄放一段时间之后向第三电源端泄放，从而控制第一电源端向第二电源端和第三电源端的泄放过程，并且，电压探测单元在一段时间后关闭，从而不存在静态功耗。

[0063] 显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。