封装基板和半导体集成器件

摘要

本申请提供了一种封装基板，包括：基板；设置于基板上的多个焊球，多个焊球形成多个单元区域，其中，多个单元区域中的每个单元区域包括至少一个第一焊球结构，第一焊球结构包括6个第一焊球，6个第一焊球排布为等腰三角形，6个第一焊球分别设置于等腰三角形的3个顶点位置以及3条边线的中点位置。本申请提供的封装基板为降低芯片引脚之间的串扰或提高芯片引脚的排布利用率提供了一种可能的方案。

权利要求

1.一种封装基板，其特征在于，包括：

基板；

设置于所述基板上的多个焊球，所述多个焊球形成多个单元区域，其中，所述多个单元区域中的每个单元区域包括两个第一焊球结构，每个第一焊球结构包括6个第一焊球，所述

6个第一焊球排布为等腰三角形，所述6个第一焊球分别设置于所述等腰三角形的3个顶点位置以及3条边线的中点位置，其中，所述6个第一焊球包括2个差分信号焊球和4个单端信号焊球，所述每个单元区域包括的焊球对应于单个字节单位的引脚信号。

2.如权利要求1所述的封装基板，其特征在于，所述2个差分信号焊球设置于所述等腰三角形的底边的垂直中分线上。

3.如权利要求1或2所述的封装基板，其特征在于，所述第一焊球结构周围设置有接地焊球。

4.如权利要求3所述的封装基板，其特征在于，所述第一焊球结构周围设置的所述接地焊球包括14个接地焊球，所述14个接地焊球的排布呈现为八边形。

5.如权利要求1或2所述的封装基板，其特征在于，相邻的所述第一焊球结构之间共享多个接地焊球。

6.如权利要求1或2所述的封装基板，其特征在于，所述等腰三角形的内角分别为30°、

30°、120°。

7.如权利要求1或2所述的封装基板，其特征在于，所述封装基板为与内存芯片匹配的封装基板。

8.一种半导体集成器件，其特征在于，包括：

集成芯片；

与所述集成芯片匹配的封装基板，所述封装基板包括如权利要求1至权利要求7中任一项所述的封装基板。

说明书

封装基板和半导体集成器件

技术领域

[0001] 本申请涉及电子器件封装领域，并且更具体地，涉及封装基板和半导体集成器件。

背景技术

[0002] 随着计算机技术和通信技术的发展，各种芯片的性能也不断提高。这对芯片的封装技术也提出了相应的挑战。

[0003] 对于芯片的封装基板的引脚排布设计来说，主要存在两方面的要求，第一方面是尽量减少引脚之间的电磁串扰，现有技术中多采取在引脚周围设置接地焊球的方式减少电磁串扰。另一方面是尽量减少芯片的封装面积，即实现引脚的高密度排布。但是增大引脚排布密度会引起电磁串扰的增加。如何实现一种更低串扰、更高密度的封装基板的引脚排布方式，是业界亟待解决的问题。

发明内容

[0004] 本申请提供一种封装基板和半导体集成器件，为降低芯片引脚之间的串扰或提高芯片引脚的排布利用率提供了一种可能的方案。

[0005] 一方面，提供了一种封装基板，包括：基板；设置于所述基板上的多个焊球，所述多个焊球形成多个单元区域，其中，所述多个单元区域中的每个单元区域包括至少一个第一焊球结构，所述第一焊球结构包括6个第一焊球，所述6个第一焊球排布为等腰三角形，所述6个第一焊球分别设置于所述等腰三角形的3个顶点位置以及3条边线的中点位置。

[0006] 在本申请实施例中，封装基板上的每个单元区域中包含的6个第一焊球呈等腰三角形的分布方式，并且焊球之间的分布呈三角形，这种焊球排布方式可以提高引脚排布的密度，节省封装面积。

[0007] 在一种可能的实现方式中，所述每个单元区域包括两个所述第一焊球结构，其中，所述6个第一焊球包括2个差分信号焊球和4个单端信号焊球，所述每个单元区域包括的焊球对应于单个字节单位的引脚信号。

[0008] 在一种可能的实现方式中，所述2个差分信号焊球设置于所述等腰三角形的底边的垂直中分线上。

[0009] 在本申请实施例中，由于一对差分信号的两个信号振幅相等相位相反，所以这对差分信号焊球与在单端信号的影响可以互相抵消，从而这种分布方式可以减少引脚间的电磁串扰。并且，由于差分信号焊球与单端信号焊球的串扰可以互相抵消，因此单端信号焊球与差分信号的一侧可以减少设置的接地焊球，从而节约了封装面积。

[0010] 在本申请实施例中，每个单端信号焊球周边设置有一个相邻的单端信号焊球，即每个单端信号焊球周边设置的单端信号焊球的数量较少，因此能够减少单端信号焊球之间的电磁串扰。

[0011] 在一种可能的实现方式中，所述第一焊球结构周围设置有接地焊球。

[0012] 在一种可能的实现方式中，所述第一焊球结构周围设置的所述接地焊球包括14个接地焊球，所述14个接地焊球的排布呈现为八边形。

[0013] 在一种可能的实现方式中，相邻的所述第一焊球结构之间共享多个接地焊球。

[0014] 在本申请实施例中，第一焊球结构之间通过共享接地焊球，节省封装面积，从而提高了引脚排布的利用率。

[0015] 在一种可能的实现方式中，所述等腰三角形的内角分别为30°、30°、120°。

[0016] 在一种可能的实现方式中，所述封装基板为与内存芯片匹配的封装基板。

[0017] 另一方面，提供了一种半导体集成器件，包括：集成芯片；与所述集成芯片匹配的封装基板，所述封装基板包括第一方面或第一方面中的任意一种实现方式中所述的封装基板。

附图说明

[0018] 图1是本申请实施例的封装基板的示意图。

[0019] 图2是本申请实施例的单元区域的示意图。

[0020] 图3是本申请又一实施例的单元区域的示意图。

[0021] 图4是本申请又一实施例的单元区域的示意图。

[0022] 图5是本申请又一实施例的封装基板的示意图。

[0023] 图6是本申请实施例的封装基板的示意图。

[0024] 图7是本申请实施例的半导体集成器件的示意图。

具体实施方式

[0025] 下面将结合附图，对本申请中的技术方案进行描述。

[0026] 首先介绍本申请实施例的一些术语。

[0027] 封装基板：封装基板(Package substrate)是半导体芯片封装的载体，为芯片提供封装。封装基板可以为芯片提供电连接、保护、支撑、散热、组装等功效。其涉及到电子、物理、化工等多个领域的知识。封装基板目前发展的方向在于实现多引脚化、缩小封装产品体积、实现封装管脚高密化设计、改善物理接口电性能。

[0028] 半导体封装：是把集成电路封装为芯片最终产品的过程。或者说，可以将集成电路裸片放置在一块封装基板上，将芯片上的所有引脚通过金线键合或倒装芯片技术连接到封装基板的焊球(或焊盘)上。然后将芯片制作成封装体，再通过封装体上的外部引脚连接到印刷电路板(Printed Circuit Board,PCB)上。这些外部引脚又可以通过PCB上的导线与其他器件相连接，从而实现内部芯片与外部电路的连接。

[0029] 半导体封装技术的好坏会直接影响到芯片自身的性能以及与之连接的PCB的设计和制造，因此，半导体封装技术对半导体领域非常重要。衡量芯片封装技术性能的一个重要指标是芯片面积与封装面积之比，这个比值越接近1越好。对封装基板的引脚排布设计来说，我们希望封装的面积尽可能小，因此需要增加引脚排布的密度。但是，另一方面，引脚排布密度大将引起引脚之间的电磁串扰，从而影响了芯片的性能。

[0030] 本发明实施例提供了一种封装基板和半导体集成器件，其为降低芯片引脚之间的串扰和减少芯片封装面积提供了一种可能的解决方案。

[0031] 图1是本申请实施例的封装基板10的示意图。如图1所示，本申请实施例的封装基板10包括：

[0032] 基板11；

[0033] 设置于所述基板11上的多个焊球，所述多个焊球形成多个单元区域13，其中，所述多个单元区域13中的每个单元区域13包括至少一个第一焊球结构14，所述第一焊球结构包括6个第一焊球15，所述6个第一焊球15排布为等腰三角形，所述6个第一焊球15 分别设置于所述等腰三角形的3个顶点位置以及3条边线的中点位置。

[0034] 可选地，基板11可以是用于封装半导体芯片的基板，半导体芯片中的引脚可以通过引线引至基板11上的多个焊球。上述多个焊球也可以理解为封装基板的引脚。

[0035] 单元区域13可以是若干焊球形成的具有几何排布形状的区域。多个单元区域13形成了封装基板10的引脚区域。

[0036] 由图1可见，本申请实施例的焊球之间呈三角形的排布方式，这种排布方式可以节省封装面积，并保证了较高的排布利用率。

[0037] 在本申请实施例中，封装基板10上的每个单元区域13中包含的6个第一焊球15呈等腰三角形的分布方式，并且焊球之间的分布呈三角形，这种焊球排布方式可以提高引脚排布的密度，节省封装面积。

[0038] 可选地，单元区域13和单元区域13之间可以使用接地焊球进行隔离。

[0039] 可选地，单元区域13和单元区域13之间可以共用接地焊球。

[0040] 可选地，作为一个示例，上述每个单元区域13可以对应单个字节单位的引脚信号。单个字节单位通常包括4个差分信号和8个单端信号。其中，所述4个差分信号包括两对差分信号。其中，一对差分信号的两个信号的振幅相等，相位相反。

[0041] 例如，上述封装基板10可以与CPU处理器芯片或者内存颗粒芯片匹配。或者说，上述封装基板用于封装内存芯片。内存芯片的引脚通常包括多个字节单位，上述每个单元区域13可以对应内存芯片的一个字节单位。上述内存芯片可以包括只读存储器(Read Only Memory,ROM)、随机存储器(Random Access Memory,RAM)、同步动态随机存储器 (Synchronous Dynamic Random Access Memory,SDRAM)、双倍速率SDRAM(Double Data Rate SDRAM,DDR)等。或者，上述内存芯片还可以包括其他类型的内存芯片，本申请实施例对此不作限定。

[0042] 图2是本申请又一实施例的单元区域13的示意图。图2示出了单个单元区域13对应单个字节单位的排布方式。如图2所示，每个单元区域13可以包括两个所述第一焊球结构14，每个单元区域13包括的焊球对应于单个字节单位的引脚信号。或者说，所述两个第一焊球结构14包括的焊球与单个字节单位的引脚信号一一对应。其中，第一焊球结构 14中的6个第一焊球15可以包括2个差分信号焊球16和4个单端信号焊球17。所述2 个差分信号焊球
16为一对差分信号焊球16。上述差分信号焊球16对应单个字节单位中的差分信号，上述单端信号焊球17对应单个字节单位中的单端信号。

[0043] 可选地，在第一焊球结构14中，上述2个差分信号焊球16可以设置于所述等腰三角形的底边的垂直中分线上。换句话说，上述2个差分信号焊球16分别设置在等腰三角形的底边的中点位置，以及与底边对应的等腰三角形的顶点位置，上述4个单端信号焊球分别设置在等腰三角形的另外两个顶点以及等腰三角形两腰的中点位置。

[0044] 图3是本申请又一实施例的单元区域13的示意图。由图3可见，第一焊球结构14中的单端信号焊球17-1和17-2在一对差分信号焊球16的两边呈对称分布，或者说，单端信号焊球17-1和17-2位于一对差分信号焊球16的垂直中分线上。其中，单端信号焊球17-1 和17-2是设置在等腰三角形两腰中点位置的焊球。因此，由于一对差分信号的两个信号振幅相等，相位相反，所以这对差分信号焊球16与单端信号17-1和17-2的影响可以互相抵消，从而这种分布方式可以减少引脚间的电磁串扰。并且，由于差分信号焊球16与单端信号焊球
17-1和17-2的串扰可以互相抵消，因此单端信号焊球17-1和17-2与差分信号的一侧可以减少设置的接地焊球，从而节约了封装面积。

[0045] 在本申请实施例中，每个单端信号焊球17周边设置有一个相邻的单端信号焊球17，即每个单端信号焊球17周边设置的单端信号焊球17的数量较少，因此能够减少单端信号焊球17之间的电磁串扰。

[0046] 可选地，第一焊球结构14的周围还设置有接地焊球18。通常情况下，第一焊球结构14周围可以设置有多个接地焊球18，以便于形成回流地，减少与其它单元信号引起之间的电磁干扰。

[0047] 在本申请实施例中，可以采用多种方式设置接地焊球18。本申请实施例对设置接地焊球18的方式不作限定。

[0048] 可选地，差分信号焊球16之间可以不需要进行接地隔离。相比单端信号，差分信号抗干扰能力强很多，由于这里差分信号属于DDR内存类信号，从当前技术发展的趋势来看，差分信号的速率相对较低。例如，通常情况下速率都应该在10GHz以下，所以不需要进行接地隔离。

[0049] 作为一个示例，图4示出了本申请另一实施例的封装基板10的示意图。如图3所示，所述第一焊球结构14的周围可以设置有14个接地焊球18，所述14个接地焊球18的排布呈现为八边形。该14个接地焊球18紧邻在单端信号焊球17的外侧，这种设置接地焊球18的方式，可以节约排布面积，从而能够在封装基板10上容纳更多的焊球。

[0050] 图4的例子中，在第一焊球结构14周围设置接地焊球18的排布方式，可以在每个引脚信号的周围排布较多的接地焊球18，例如，如图4所示，每个单端信号焊球17周边至少可以设置三个接地焊球18用于回流地，从而能够降低引脚间的电磁串扰。

[0051] 可选地，本申请实施例对焊球之间的间距不作限定。可以根据具体实践确定焊球之间的间距。例如，焊球间的间距可以为1毫米(mm)。

[0052] 如图4所示，在第一数据结构14中可以形成两个直角三角形。其中，一对差分信号焊球16和两个单端信号焊球17可以形成一个直角三角形。其中，一对差分信号焊球16 之间的连线可以形成直角三角形的高。单端信号焊球之间的连线可以形成之间三角形的斜边。除一对差分信号焊球16形成的连线之外，直角三角形的其他边与相邻的其他第一焊球结构之间都可以采用接地焊球18进行隔离。

[0053] 可选地，在本申请实施例中，相邻的第一焊球结构14之间可以共享多个焊球。例如，如图4所示，左右相邻的两个第一焊球结构14之间可以共享中间的6个接地焊球18。或者，对于上下相邻的第一焊球结构14之间也可以共享中间的接地焊球18。

[0054] 在本申请实施例中，第一焊球结构14之间通过共享接地焊球，节省封装面积，从而提高了引脚排布的利用率。

[0055] 在本申请实施例中，多个单元区域13可以规则、紧密地拼接在一起，排布利用率高，节约了封装面积。

[0056] 可选地，等腰三角形的角度可以存在多种选择，本申请实施例对此不作限定。例如，等腰三角形的内角可以分别为30°、30°、120°。或者等腰三角形的内角也可以分别为45°、 45°、90°。

[0057] 可选地，图5是本申请又一实施例的封装基板10的示意图。封装基板10包括多个第一焊球结构14。第一焊球结构14周围设置有接地焊球18。在图5中，上述第一焊球结构 14的分布也可以视作一种鱼骨型的设计。每组鱼骨包括一对差分信号焊球16，这对差分信号焊球16可以视作鱼骨的脊椎部分，差分信号焊球16两侧分布的单端信号焊球17可以视作鱼骨的侧骨，分布在脊椎的两侧，形成对称结构。多个第一焊球结构14之间可以设置接地焊球18。

[0058] 作为一个具体示例，图6是本申请又一实施例的封装基板10的示意图。以封装基板 10匹配的内存芯片为DDR为例。图6显示了中央处理器(Central Processing Unit,CPU) 21上的DDR的接口示意图。如图6所示，CPU21侧包括多个包含64比特(bit)的DDR 通道22(channel)，每个DDR通道22可以驱动连接一根或多根内存条。其中，上述通道(channel)可以指CPU配置的内存通道，一个通道的内存带宽通常为32bit或64bit。

[0059] 如图6所示，CPU21侧的DDR通道22包括多个8bit组成的字节单位23。每个字节单位23可以对应一个单元区域13。每个单元区域13包括两个第一焊球结构14。单元区域13和单元区域13之间可以使用接地焊球18进行隔离。两个第一焊球结构14之间或者两个单元区域
13之间可以共用接地焊球18。

[0060] 可选地，可以根据CPU芯片接口对DDR通道22进行字节单位的划分和填充。通常情况下，CPU芯片的设计规格不同，配置的DDR通道22的数量也不一样。例如，如图6 所示，DDR接口包括6个DDR通道22，每个DDR通道22皆为64bit带宽，根据字节单位将每个DDR通道22分为0～7共8个字节单位23。具体地，可以根据系统设计要求和DDR上的字节顺序将CPU上的各个DDR通道分解为字节0～字节7。其中，每个字节单位23可以对应一个单元区域13。在图6的例子中，一个单元区域13包括两个第一焊球结构14。

[0061] 本申请实施例提供的封装基板10的引脚布图方案，采用的焊球排布为三角形图案，并且单元区域13中包括的第一焊球结构14形成了等腰三角形结构，从而可以节省封装面积，并保证了较高的排布利用率。

[0062] 本申请实施例中提供的封装基板10的引脚布图方案，能够降低DDR数据信号间的电磁串扰，支持芯片封装支撑更高的速率设计。并且增加芯片管教利用率，减少封装面积，降低芯片的开发成本。

[0063] 本申请实施例提供的封装基板10的引脚布图方案，能够增加接地焊球18的数量，提升信号回流路径，降低DDR同步开关噪声(Simultaneous Switch Noise,SSN)，提升了DDR 信号性能。

[0064] 在本申请实施例中，考虑了芯片DDR多通道的架构与系统单板布线结合，能够为降低单板层数提供一种可能的解决方案。

[0065] 图7是本申请实施例的半导体集成器件30的示意图。如图7所示，该半导体器件30 包括：

[0066] 集成芯片31；

[0067] 与所述集成芯片31匹配的封装基板10，所述封装基板10如图1至图6中所述的任一封装基板10。

[0068] 在本申请实施例中，封装基板10上的每个单元区域13中包含的6个第一焊球15呈等腰三角形的分布方式，并且焊球之间的分布呈三角形，这种焊球排布方式可以提高引脚排布的密度，节省封装面积，并且能够减小DDR内存信号串扰，提升内存接口带宽，从而提升计算机产品计算性能。

[0069] 本领域普通技术人员可以意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、或者计算机软件和电子硬件的结合来实现。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本申请的范围。

[0070] 所属领域的技术人员可以清楚地了解到，为描述的方便和简洁，上述描述的系统、装置和单元的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。

[0071] 在本申请所提供的几个实施例中，应该理解到，所揭露的系统、装置和方法，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。

[0072] 所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。

[0073] 另外，在本申请各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。

[0074] 所述功能如果以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本申请的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行本申请各个实施例所述方法的全部或部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器(Read-Only Memory,ROM)、随机存取存储器(Random Access Memory,RAM)、磁碟或者光盘等各种可以存储程序代码的介质。

[0075] 以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。