本发明涉及一种瞬态电压抑制器及其制造方法，所述瞬态电压抑制器包括一个主齐纳二极管和至少一对串联的第一二极管和第二二极管；所述方法包括：依次形成层叠的N+型单晶硅衬底、N型硅外延层、缓冲氧化层和氮化硅层；在所述外延层内形成多个第一沟槽，所述多个第一沟槽隔离出用于形成所述第一二极管、第二二极管和主齐纳二极管的区域；在所述外延层内形成多个第二沟槽，所述多个第二沟槽分别在形成所述第一二极管、第二二极管和主齐纳二极管的区域分隔出对应的掺杂区；形成所述第一二极管、第二二极管和主齐纳二极管结构。上述方法及其形成的器件具备高电流泄放能力和低电容。
1.一种瞬态电压抑制器的制造方法，所述瞬态电压抑制器包括一个主齐纳二极管和至少一对串联的第一二极管和第二二极管；所述方法包括：依次形成层叠的N+型单晶硅衬底、N型硅外延层、缓冲氧化层和氮化硅层；
在所述氮化硅层和缓冲氧化层上开多个第一窗口，并根据所述多个第一窗口在所述外延层内形成多个第一沟槽，所述多个第一沟槽隔离出用于形成所述第一二极管、第二二极管和主齐纳二极管的区域；
依次去除形成在所述氮化硅层上的隔离材料层，并去除所述氮化硅层以暴露所述缓冲氧化层；
在所述再次形成的氮化硅层和缓冲氧化层上开多个第二窗口，并根据所述多个第二窗口在所述外延层内形成多个第二沟槽，所述多个第二沟槽分别在形成所述第一二极管、第二二极管和主齐纳二极管的区域分隔出对应的掺杂区；
形成所述第一二极管、第二二极管和主齐纳二极管结构。
2.根据权利要求1所述的瞬态电压抑制器的制造方法，其特征在于，所述外延层的厚度为9～11微米，所述依次形成层叠的N+型单晶硅衬底、N型硅外延层、缓冲氧化层和氮化硅层的步骤中所形成的所述氮化硅层的厚度为1.8～2.2微米。
3.根据权利要求1所述的瞬态电压抑制器的制造方法，其特征在于，在所述氮化硅层和缓冲层上开多个第一窗口，并根据所述多个第一窗口在所述外延层内形成多个第一沟槽的步骤包括：在所述氮化硅层表面用光刻胶作掩蔽层、定义第一窗口区；
在所述第一窗口区采用湿法腐蚀去除氮化硅层和缓冲氧化层，形成第一窗口；
4.根据权利要求3所述的瞬态电压抑制器的制造方法，其特征在于，采用磷酸溶液进行湿法腐蚀。
5.根据权利要求2所述的瞬态电压抑制器的制造方法，其特征在于，所述第一沟槽的深度大于7微米、小于外延层的厚度，且深宽比为10:1～30:1。
6.根据权利要求1所述的瞬态电压抑制器的制造方法，其特征在于，在所述多个第一沟槽的底部形成P型掺杂区的步骤为：进行垂直的硼离子注入、并进行热处理激活；注入的硼离子的剂量为1.0×1013cm-2～
7.根据权利要求1所述的瞬态电压抑制器的制造方法，其特征在于，所述隔离材料层包括：依次沉积的二氧化硅绝缘层和P型多晶硅层。
8.根据权利要求7所述的瞬态电压抑制器的制造方法，其特征在于，所述二氧化硅绝缘层的厚度大于0.1微米。
9.根据权利要求7所述的瞬态电压抑制器的制造方法，其特征在于，所述依次去除形成在所述氮化硅层上的隔离材料层，并去除所述氮化硅层以暴露所述缓冲氧化层的步骤具体为：采用化学机械抛光工艺研磨所述P型多晶硅层、二氧化硅绝缘层，并停止于所述氮化硅层；
10.根据权利要求1所述的瞬态电压抑制器的制造方法，其特征在于，所述再次形成的氮化硅层的厚度为0.9～1.1微米。
11.根据权利要求1所述的瞬态电压抑制器的制造方法，其特征在于，在所述氮化硅层和缓冲氧化层上开多个第二窗口，并根据所述多个第二窗口在所述外延层内形成多个第二沟槽的步骤包括：在所述再次形成的氮化硅层上用光刻胶作掩蔽层、定义第二窗口区；
在所述第二窗口区采用湿法腐蚀去除氮化硅层和缓冲氧化层；
12.根据权利要求11所述的瞬态电压抑制器的制造方法，其特征在于，在所述第二窗口区采用湿法腐蚀去除氮化硅层和缓冲氧化层的步骤包括：采用磷酸溶液腐蚀氮化硅层；
13.根据权利要求5所述的瞬态电压抑制器的制造方法，其特征在于，所述第二沟槽的深度为0.4～1.0微米。
14.根据权利要求1所述的瞬态电压抑制器的制造方法，其特征在于，形成所述第一二极管、第二二极管和主齐纳二极管结构的步骤包括：淀积二氧化硅材料以填充所述第二沟槽；
在用于形成第一二极管的区域注入离子形成N型阱、在用于形成第二二极管和主齐纳二极管的区域注入离子形成P型阱；
在所述主齐纳二极管对应的P型阱注入离子形成深P型掺杂区；
在所述第一二极管对应的N型阱、第二二极管对应的P型阱和主齐纳二极管对应的P型阱的相应位置注入离子形成N+型掺杂区；
在所述第一二极管对应的N型阱、第二二极管对应的P型阱和主齐纳二极管对应的P型阱的剩余位置注入离子形成P+型掺杂区；
15.根据权利要求14所述的瞬态电压抑制器的制造方法，其特征在于，在用于形成第一二极管的区域注入离子形成N型阱的步骤包括：采用光刻胶作掩蔽层、在用于形成第一二极管的区域定位开窗、注入磷离子并进行热
处理；注入的磷离子的剂量为1.0×10 cm ～1.0×10 cm ；
在用于形成第二二极管和主齐纳二极管的区域注入离子形成P型阱的步骤包括：采用光刻胶作掩蔽层、在用于形成第二二极管和主齐纳二极管的区域定位开窗、注入硼离子并进行热处理；注入的硼离子的剂量为1.0×1012cm-2～1.0×1013cm-2；
在所述主齐纳二极管对应的P型阱注入离子形成深P型掺杂区的步骤包括：采用光刻胶作掩蔽层、在所述主齐纳二极管对应的P型阱的预设区域定位开窗、注入硼离子并进行热处理；注入硼离子的能量大于120千电子伏特；
在所述第一二极管对应的N型阱、第二二极管对应的P型阱和主齐纳二极管对应的P型阱的相应位置注入离子形成N+型掺杂区的步骤包括：采用光刻胶作掩蔽层，在所述第一二极管对应的N型阱、第二二极管对应的P型阱和主齐纳二极管对应的P型阱的相应位置定位开窗，注入砷离子并进行热处理；注入的砷离子的剂量为2.0×1015cm-2～8.0×1015cm-2、热处理时间大于30分钟；
在所述第一二极管对应的N型阱、第二二极管对应的P型阱和主齐纳二极管对应的P型阱的剩余位置注入离子形成P+型掺杂区的步骤包括：采用光刻胶作掩蔽层，在所述第一二极管对应的N型阱、第二二极管对应的P型阱和主齐纳二极管对应的P型阱的剩余位置定位开窗，注入铟离子并进行热处理；注入的铟离子的剂量为2.0×1015cm-2～8.0×1015cm-2、热处理时间大于30分钟。
16.根据权利要求14所述的瞬态电压抑制器的制造方法，其特征在于，所述氟离子掺杂的二氧化硅层的厚度为5000～7000埃，氟离子的含量为4.0％～4.4％。
17.一种瞬态电压抑制器，包括一个主齐纳二极管和至少一对串联的第一二极管和第二二极管；其特征在于：所述主齐纳二极管、第一二极管和第二二极管之间采用填充了二氧化硅绝缘层和P型多晶硅层的第一沟槽进行器件隔离，所述第一沟槽开设于N型外延层内，所述第一沟槽底部的N型外延层内形成有P型掺杂区；
且所述主齐纳二极管、第一二极管和第二二极管均采用填充了二氧化硅绝缘层的第二沟槽分隔出对应的掺杂区。
瞬态电压抑制器及其制造方法
技术领域
[0001] 本发明涉及半导体技术领域，特别是涉及一种瞬态电压抑制器及其制造方法。
背景技术
[0002] 随着电子信息技术的发展，半导体器件日趋小型化、高密度和多功能化，尤其是便携式的消费类电子产品对主板面积有较严格要求，同时还要求器件响应时间快以满足高速数据线路的传输，又要保证受到多次电压及电流的瞬态干扰后器件不会劣化以保证电子设备应有的品质。
[0003] 瞬态电压抑制器(Transient Voltage Suppressor简称TVS)作为一种硅PN结高效能保护器件正是为解决这些问题而产生的。TVS器件高封装集成度适于便携设备电路板面紧张的情况，当受到反向瞬态高能冲击时，以P秒量级的响应速度吸收高达数千瓦的浪涌功率，有效地保护电子线路中的精密元器件。
[0004] 由于视频数据线具有极高的数据传输速率(1GHZ以上)，人们对应用于视频线路保护的TVS器件提出了更高的要求：TVS管电容不能大于1.0PF以减小寄生电容对电路的干扰，降低高频电路信号的衰减，同时要保持较高的抗ESD能力。
[0005] 传统的TVS二极管制作工艺比较简单，采用分立器件微米级别的工艺技术，例如结隔离技术和局部硅氧化隔离技术，导致这类芯片的集成度低，单位面积的抗ESD能力较小，主器件的电容较大，一般都在30PF以上，显然这类传统的TVS二极管无法满足于USB3.0高速数据线路的保护、数字视频界面(传输速率高达1G以上)、高速以太网、超薄笔记本电脑、监视器等方面的应用，因为这些应用需要TVS芯片具备高电流泄放能力和低电容，以满足对静电防护的要求同时满足数据传输的完整性要求。
发明内容
[0006] 基于此，有必要提供一种制造具备高电流泄放能力和低电容的瞬态电压抑制器的方法。
[0007] 此外，该提供一种具备高电流泄放能力和低电容的瞬态电压抑制器。
[0008] 一种瞬态电压抑制器的制造方法，所述瞬态电压抑制器包括一个主齐纳二极管和至少一对串联的第一二极管和第二二极管；所述方法包括：
[0009] 依次形成层叠的N+型单晶硅衬底、N型硅外延层、缓冲氧化层和氮化硅层；
[0010] 在所述氮化硅层和缓冲氧化层上开多个第一窗口，并根据所述多个第一窗口在所述外延层内形成多个第一沟槽，所述多个第一沟槽隔离出用于形成所述第一二极管、第二二极管和主齐纳二极管的区域；
[0011] 在所述多个第一沟槽的底部形成P型掺杂区；
[0012] 依次淀积二氧化硅绝缘层和P型多晶硅层以填充所述第一沟槽；
[0013] 依次去除形成在所述氮化硅层上的P型多晶硅层、二氧化硅绝缘层，并去除所述氮化硅层以暴露所述缓冲氧化层；
[0014] 在所述缓冲氧化层上再次形成氮化硅层；
[0015] 在所述再次形成的氮化硅层和缓冲氧化层上开多个第二窗口，并根据所述多个第二窗口在所述外延层内形成多个第二沟槽，所述多个第二沟槽分别在形成所述第一二极管、第二二极管和主齐纳二极管的区域分隔出对应的掺杂区；
[0016] 形成所述第一二极管、第二二极管和主齐纳二极管结构。
[0017] 一种瞬态电压抑制器，包括一个主齐纳二极管和至少一对串联的第一二极管和第二二极管；
[0018] 所述主齐纳二极管、第一二极管和第二二极管之间采用填充了二氧化硅绝缘层和P型多晶硅层的第一沟槽进行器件隔离；
[0019] 且所述主齐纳二极管、第一二极管和第二二极管均采用填充了二氧化硅绝缘层的第二沟槽分隔出对应的掺杂区。
[0020] 上述方法和器件，(1)采用了先进的工艺平台的浅沟槽隔离(Shallow Trench Isolation，简称STI)技术实现了芯片的高集成度，相比常规的TVS二极管，芯片面积减小30％以上；
[0021] (2)采用沟槽隔离技术结合二氧化硅的化学机械抛光工艺实现了器件制造中的完全平坦化，有利于工艺过程控制，明显提升器件的稳定性，改善芯片制造的良率；
[0022] (3)器件单位芯片面积的ESD电流泄放能力大幅提升，有效的保护系统免于遭受各种形式的瞬态高压的冲击；
[0023] (4)采用深沟槽隔离(Deep Trench Isolation)技术形成高耐压的绝缘层，实施器件之间的有效隔离，从根本上解决了寄生晶体管闩锁的技术难题。
附图说明
[0024] 图1为一实施例的瞬态电压抑制器的制造方法流程图；
[0025] 图2～12为图1中各步骤处理后对应的中间结构的剖视图；
[0026] 图13为主齐纳二极管的离子浓度分布示意图；
[0027] 图14为瞬态高压抑制器的电路结构图。
具体实施方式
[0028] 以下结合附图和实施例进行进一步说明。
[0029] 步骤S101：依次形成层叠的N+型单晶硅衬底、N型硅外延层、缓冲氧化层和氮化硅层。如图2所示，具体为：在高浓度的N+型单晶硅101上外延生长N型硅外延层102。在外延层102表面化学气相沉积缓冲氧化层103。在缓冲氧化层103上采用等离子体加强化学气相法沉积氮化硅层104。其中，外延层102的厚度为9～11微米，本实施例中采用10微米。氮化硅层
104的厚度为1.8～2.2微米，本实施例中采用2微米。缓冲氧化层一般为硅经过热氧化形成的二氧化硅层，作用是在硅和氮化硅中间缓冲过渡。
[0030] 瞬态电压抑制器开启后形成的寄生NPN管来可以大大加强电流泻放能力，衬底高浓度N+就是NPN的发射极，提供电子源。
[0031] 步骤S102：在氮化硅层104用光刻胶作掩蔽层、定义第一窗口区。
[0032] 步骤S103：在所述第一窗口区采用湿法腐蚀去除氮化硅层和缓冲氧化层形成第一窗口105。参考图3，在氮化硅层104和缓冲氧化层103的多个位置形成第一窗口105。本实施例采用热磷酸溶液分别对氮化硅层104和缓冲氧化层103的多个位置进行湿法腐蚀。
[0033] 步骤S104：采用等离子体刻蚀在外延层102内形成第一沟槽106。根据上述第一窗口105定义的位置，采用等离子体刻蚀外延层102，可得到第一沟槽106。第一沟槽106的深度大于7微米、小于外延层102的厚度(10微米)，且第一沟槽106的深宽比为10:1～30:1。可以看到，第一沟槽106较深。
[0034] 经过步骤S102～S104处理后的结构如图3所示。2个第一沟槽106隔离出用于形成所述第一二极管的区域107、用于形成第二二极管的区域108和用于形成主齐纳二极管的区域109。
[0035] 步骤S105：在所述多个第一沟槽的底部形成P型掺杂区110。参考图4。具体可以为：进行垂直的硼离子注入、并进行热处理激活；注入的硼离子的剂量为1.0×1013cm-2～1.0×
14 -2
10 cm 。由于步骤S104的等离子体刻蚀挖槽，第一沟槽106的底部有不平滑部分，局部电场集中容易击穿，因此P型掺杂区110与外延层102形成PN结，反向偏置的NP耗尽层可以屏蔽外电场、保护第一沟槽106底部防止其击穿。
[0036] 步骤S106：依次淀积二氧化硅绝缘层111和P型多晶硅层112以填充所述第一沟槽106。二氧化硅绝缘层111的厚度大于0.1微米，其形成于第一沟槽106的侧壁和底面，以及氮化硅层104的表面。P型多晶硅112则将第一沟槽106填充满，和沉积在二氧化硅绝缘层111的表面。在其他实施例中，还可以是在第一沟槽106中沉积其他的绝缘、半绝缘材料，例如部分氧化的多晶硅(半绝缘多晶硅)，富硅氧化硅(SRO)等氧化物材料。
[0037] 经过步骤S105和步骤S106处理后的结构如图4所示。
[0038] 步骤S107：依次去除形成在所述氮化硅层104上的P型多晶硅层112、二氧化硅绝缘层111，并去除所述氮化硅层104以暴露所述缓冲氧化层103。具体可以是：采用化学机械抛光工艺研磨所述P型多晶硅层112、二氧化硅绝缘层111，并停止于所述氮化硅层104；然后采用热磷酸溶液腐蚀所述氮化硅层104。
[0039] 步骤S108：在所述缓冲氧化层103上再次形成氮化硅层113。再次形成的氮化硅层113的厚度为0.9～1.1微米，本实施例采用1微米。
[0040] 图4所示的结构经过步骤S107和步骤S108处理后如图5所示。
[0041] 步骤S109：在所述再次形成的氮化硅层113和缓冲氧化层103上开多个第二窗口，并根据所述多个第二窗口在所述外延层102内形成多个第二沟槽114，所述多个第二沟槽114分别在形成所述第一二极管、第二二极管和主齐纳二极管的区域分隔出对应的掺杂区。
参考图6，在形成第一二极管的区域107形成2个第二沟槽114，分隔出3个掺杂区A、B、C；在形成第二二极管的区域108形成2个第二沟槽114，分隔出3个掺杂区D、E、F；在形成主齐纳二极管的区域109形成2个第二沟槽114，分隔出3个掺杂区G、H、I。
[0042] 本步骤具体可以包括：在所述再次形成的氮化硅层113上用光刻胶作掩蔽层、定义第二窗口区；在所述第二窗口区采用湿法腐蚀去除所述再次形成的氮化硅层113和缓冲氧化层103；采用等离子体刻蚀在外延层102内形成所述第二沟槽114。其中，采用热磷酸溶液腐蚀氮化硅层113；采用氢氟酸溶液腐蚀缓冲氧化层103。第二沟槽114的深度为0.4～1.0微米，本实施例采用0.5微米。可以看到，相比于第一沟槽106，第二沟槽114的深度很浅。
[0043] 步骤S110：淀积二氧化硅材料以填充所述第二沟槽114。如图7所示。
[0044] 步骤S111：依次去除所述再次形成的氮化硅层113和二氧化硅层。如图8所示。
[0045] 步骤S112：在用于形成第一二极管的区域注入离子形成N型阱、在用于形成第二二极管和主齐纳二极管的区域注入离子形成P型阱。参考图9，在区域107注入离子形成N型阱115、在区域108注入离子形成P型阱116、在区域109注入离子形成P型阱117。
[0046] 在用于形成第一二极管的区域107注入离子形成N型阱115的步骤包括：
[0047] 采用光刻胶作掩蔽层、在用于形成第一二极管的区域107定位开窗、注入磷离子并进行热处理；注入的磷离子的剂量为1.0×1012cm-2～1.0×1013cm-2；
[0048] 在用于形成第二二极管和主齐纳二极管的区域108、109注入离子形成P型阱116、117的步骤包括：
[0049] 采用光刻胶作掩蔽层、在用于形成第二二极管和主齐纳二极管的区域108、109定位开窗、注入硼离子并进行热处理；注入的硼离子的剂量为1.0×1012cm-2～1.0×1013cm-2。
[0050] 步骤S113：在所述主齐纳二极管对应的P型阱117注入离子形成深P型掺杂区118。如图9所示。具体可以是：采用光刻胶作掩蔽层、在所述主齐纳二极管对应的P型阱117的预设区域定位开窗、注入硼离子并进行热处理；注入硼离子的能量大于120千电子伏特。
[0051] 步骤S114：在所述第一二极管对应的N型阱115、第二二极管对应的P型阱和主齐纳二极管对应的P型阱116、117的相应位置注入离子形成N+型掺杂区119、120、121、122、123。如图10所示。具体可以是：采用光刻胶作掩蔽层，在所述第一二极管对应的N型阱115、第二二极管对应的P型阱和主齐纳二极管对应的P型阱116、117的相应位置定位开窗，注入砷离子并进行热处理；注入的砷离子的剂量为2.0×1015cm-2～8.0×1015cm-2、热处理时间大于30分钟。
[0052] 步骤S115：在所述第一二极管对应的N型阱115、第二二极管对应的P型阱和主齐纳二极管对应的P型阱116、117的剩余位置注入离子形成P+型掺杂区124、125、126、127。如图11所示。具体可以是：采用光刻胶作掩蔽层，在所述第一二极管对应的N型阱115、第二二极管对应的P型阱和主齐纳二极管对应的P型阱116、117的剩余位置定位开窗，注入铟离子并进行热处理；注入的铟离子的剂量为2.0×1015cm-2～8.0×1015cm-2、热处理时间大于30分钟。
[0053] 步骤S116：沉积二氧化硅绝缘层128和氟离子掺杂的二氧化硅层129。所述氟离子掺杂的二氧化硅层129的厚度为5000～7000埃，氟离子的含量为4.0％～4.4％。
[0054] 步骤S117：形成金属接触孔、沉积金属层、刻蚀金属层形成金属连接线和大块金属封装打线区。通过金属连线将主齐纳二极管、PIN型低电容二极管、NIP型低电容二极管集成在一起形成完整的保护电路。
[0055] 经过步骤S116和步骤S117处理后的结构如图12所示。结合图11和图12，N+掺杂区119经金属通孔内沉积的金属与引出端130形成电连接、P+掺杂区124经金属通孔内沉积的金属与引出端131形成电连接、N+掺杂区120经金属通孔内沉积的金属与引出端132形成电连接、P+掺杂区125经金属通孔内沉积的金属与引出端133形成电连接、N+掺杂区121经金属通孔内沉积的金属与引出端134形成电连接、P+掺杂区126经金属通孔内沉积的金属与引出端135形成电连接、P+掺杂区127、N+掺杂区122经金属通孔内沉积的金属与引出端136形成电连接、N+掺杂区123经金属通孔内沉积的金属与引出端136形成电连接。
[0056] 引出端130、137均与高压端VCC连接，引出端131、134与同一I/O端连接，引出端135、136与接地端GND连接。
[0057] 可以看到，在形成第一二极管的N型阱区115，P+掺杂区124和N+掺杂区119之间形成PN结获得第一二极管，其具有较小的电容，可以称为PIN二极管。
[0058] 在形成第二二极管的P型阱区116，P+掺杂区126与N+掺杂区121之间形成PN结获得第二二极管，其也具有较小的电容，可以称为NIP二极管。
[0059] PIN二极管和NIP二极管连接到同一个I/O端。
[0060] 在形成主齐纳二极管的区域117，N+掺杂区123、深P掺杂区118、P型阱117以及N+掺杂区122一起形成主齐纳二极管的结构。其横向掺杂浓度梯度如图13所示。
[0061] 最终可形成的瞬态高压抑制器的电路结构如图14所示，其具有多对第一二极管和第二二极管，分别与主齐纳二极管并联。需要说明的是，上述实施例的方法的各个图示仅示出了其中一对第一二极管、第二二极管及主齐纳二极管。
[0062] 基于上述方法可得到一种瞬态高压抑制器，其包括一个主齐纳二极管和至少一对串联的第一二极管和第二二极管；所述主齐纳二极管、第一二极管和第二二极管之间采用填充了二氧化硅绝缘层和P型多晶硅层的第一沟槽进行器件隔离；
[0063] 且所述主齐纳二极管、第一二极管和第二二极管均采用填充了二氧化硅绝缘层的第二沟槽分隔出对应的掺杂区；
[0064] 所述第二沟槽的深度大于第一沟槽深度的1/10。
[0065] 上述方法和器件具有以下优点：
[0066] (1)采用了先进的工艺平台的浅沟槽隔离(Shallow Trench Isolation简称STI)技术实现了芯片的高集成度，相比常规的TVS二极管，芯片面积减小30％以上；
[0067] (2)采用沟槽隔离技术结合二氧化硅的化学机械抛光工艺实现了器件制造中的完全平坦化，有利于工艺过程控制，明显提升器件的稳定性，改善芯片制造的良率；
[0068] (3)器件单位芯片面积的ESD电流泄放能力大幅提升，有效的保护系统免于遭受各种形式的瞬态高压的冲击；
[0069] (4)采用深沟槽隔离(Deep Trench Isolation)技术形成高耐压的绝缘层，实施器件之间的有效隔离，从根本上解决了寄生晶体管闩锁的技术难题。
[0070] 以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
[0071] 以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。
