在半导体器件中形成图形的方法

摘要

本发明揭示了一种在半导体器件中形成图形的方法，包括：在一目标层上形成一具有第一图形的第一掩膜层；形成一第二掩膜层，所述第二掩膜层覆盖部分所述目标层、所述第一掩膜层的顶部以及所述第一掩膜层的侧壁；对位于部分所述目标层上以及位于所述第一掩膜层的顶部的第二掩膜层进行第一等离子体处理；去除经所述第一等离子体处理的所述第二掩膜层，剩余的所述第二掩膜层形成第二图形；去除所述第一掩膜层；以及对所述目标层进行刻蚀。本发明提供的在半导体器件中形成图形的方法，可以有效控制图形的形状以及图形两侧间隔的深度，有利于提高刻蚀图形的准确性。

权利要求

1.一种在半导体器件中形成图形的方法，其特征在于，包括：在一目标层上形成一具有至少两个第一图形的第一掩膜层，以及相邻的第一图形中相互面对的侧壁之间具有一间隔尺寸；

形成一第二掩膜层，所述第二掩膜层覆盖部分所述目标层、所述第一掩膜层的顶部以及所述第一掩膜层中所述第一图形的侧壁，并且所述第二掩膜层中覆盖所述第一图形的侧壁的部分在垂直于侧壁方向上的厚度尺寸小于0.5倍的所述间隔尺寸；

对位于部分所述目标层上以及位于所述第一掩膜层的顶部的第二掩膜层进行第一等离子体处理，以使位于部分所述目标层上和位于所述第一掩膜层的顶部的第二掩膜层的刻蚀速率高于所述第一图形的侧壁处的第二掩膜层的刻蚀速率；

去除经所述第一等离子体处理的所述第二掩膜层，暴露出部分所述目标层以及所述第一掩膜层的顶部，剩余的所述第二掩膜层形成第二图形；

去除所述第一掩膜层；

形成一第三掩膜层，所述第三掩膜层覆盖暴露出的所述目标层、所述第二掩膜层的顶部以及所述第二掩膜层的侧壁；

刻蚀所述第三掩膜层，以去除位于所述目标层上以及位于第二掩膜层顶部的第三掩膜层，并暴露出部分所述目标层以及所述第二掩膜层的顶部，剩余的所述第三掩膜层形成第三图形；

去除所述第二掩膜层；以及

对所述目标层进行刻蚀；

其中，所述第一掩膜层的材料与所述第二掩膜层的材料不同，所述第二掩膜层的材料与所述第三掩膜层的材料不同。

2.如权利要求1所述的在半导体器件中形成图形的方法，其特征在于，在对所述目标层进行刻蚀的步骤中，以具有所述第二图形的第二掩膜层为掩膜，对所述目标层进行刻蚀。

3.如权利要求1所述的在半导体器件中形成图形的方法，其特征在于，刻蚀所述第三掩膜层之前，还包括：

对位于所述目标层上以及位于所述第二掩膜层的顶部的所述第三掩膜层进行第二等离子体处理。

4.如权利要求1所述的在半导体器件中形成图形的方法，其特征在于，在对所述目标层进行刻蚀的步骤中，以具有所述第三图形的第三掩膜层为掩膜，对所述目标层进行刻蚀。

5.如权利要求1所述的在半导体器件中形成图形的方法，其特征在于，所述第三掩膜层的材料为氧化物、多晶硅或氮化物。

6.如权利要求3所述的在半导体器件中形成图形的方法，其特征在于，所述第二等离子体处理中的等离子体为不活泼气体的等离子体。

7.如权利要求6所述的在半导体器件中形成图形的方法，其特征在于，所述第二等离子体处理中的等离子体为氢气、氦气或氩气的等离子体。

8.如权利要求1至7中任意一项所述的在半导体器件中形成图形的方法，其特征在于，在所述目标层和所述第一掩膜层之间形成一刻蚀停止层。

9.如权利要求8所述的在半导体器件中形成图形的方法，其特征在于，所述刻蚀停止层的材料与所述第一掩膜层的材料和所述第二掩膜层的材料均不同。

10.如权利要求1所述的在半导体器件中形成图形的方法，其特征在于，所述第一等离子体处理中的等离子体为不活泼气体的等离子体。

11.如权利要求10所述的在半导体器件中形成图形的方法，其特征在于，所述第一等离子体处理中的等离子体为氢气、氦气或氩气的等离子体。

12.如权利要求1所述的在半导体器件中形成图形的方法，其特征在于，所述第一掩膜层的材料为无定形碳、有机物、氧化物、多晶硅或氮化物。

13.如权利要求1所述的在半导体器件中形成图形的方法，其特征在于，所述第二掩膜层的材料为无定形碳、有机物、氧化物、多晶硅或氮化物。

14.如权利要求1所述的在半导体器件中形成图形的方法，其特征在于，采用湿法刻蚀工艺或干法刻蚀工艺去除经所述第一等离子体处理的所述第二掩膜层。

说明书

在半导体器件中形成图形的方法

技术领域

[0001] 本发明涉及半导体制造技术领域，特别是涉及一种在半导体器件中形成图形的方法。

背景技术

[0002] 随着集成电路设计的最小线宽和间距的不断缩小，当曝光线条的特征尺寸接近于曝光系统的理论分辨极限时，硅片表面的成像就会发生严重的畸变，从而导致光刻图形质
量的严重下降。例如刻蚀形成特征较小的鳍式场效应晶体管的鳍部，由于图形质量的下降，
会严重影响形成的鳍式场效应晶体管的性能。

[0003] 为了减小光学邻近效应的影响，工业界提出了光刻分辨率增强技术(Resolution Enhancement Technology，简称RET)，其中备受关注的双重图形技术(Double Patterning 
Technology，简称DPT)被认为是填补浸入式光刻和极紫外光刻(Extreme Ultraviolet 
Lithography，简称EUV)光刻之间鸿沟的有力保障。

[0004] 然而，现有技术形成的双重图形容易发生变形，并且图形两侧间隔的深度不同，影响后续刻蚀目标层形成的刻蚀图形的准确性。

发明内容

[0005] 本发明的目的在于，提供一种在半导体器件中形成图形的方法，可以有效控制图形的形状以及图形两侧间隔的深度，有利于提高刻蚀图形的准确性。

[0006] 为解决上述技术问题，本发明提供一种在半导体器件中形成图形的方法，包括：

[0007] 在一目标层上形成一具有第一图形的第一掩膜层；

[0008] 形成一第二掩膜层，所述第二掩膜层覆盖部分所述目标层、所述第一掩膜层的顶部以及所述第一掩膜层的侧壁；

[0009] 对位于部分所述目标层上以及位于所述第一掩膜层的顶部的所述第二掩膜层进行第一等离子体处理；

[0010] 去除经所述第一等离子体处理的所述第二掩膜层，暴露出部分所述目标层以及所述第一掩膜层的顶部，剩余的所述第二掩膜层形成第二图形；

[0011] 去除所述第一掩膜层；以及

[0012] 对所述目标层进行刻蚀；

[0013] 其中，所述第一掩膜层的材料与所述第二掩膜层的材料不同。

[0014] 进一步的，在对所述目标层进行刻蚀的步骤中，以具有所述第二图形的第二掩膜层为掩膜，对所述目标层进行刻蚀。

[0015] 进一步的，在去除所述第一掩膜层之后，还包括：

[0016] 形成一第三掩膜层，所述第三掩膜层覆盖所述第二掩膜层暴露出的所述目标层、所述第二掩膜层的顶部以及所述第二掩膜层的侧壁；

[0017] 对位于所述目标层上以及位于所述第二掩膜层的顶部的所述第三掩膜层进行第二等离子体处理；

[0018] 去除经所述第二等离子体处理的所述第三掩膜层，暴露出部分所述目标层以及所述第二掩膜层的顶部，剩余的所述第三掩膜层形成第三图形；

[0019] 去除所述第二掩膜层；

[0020] 其中，所述第二掩膜层的材料与所述第三掩膜层的材料不同。

[0021] 进一步的，在对所述目标层进行刻蚀的步骤中，以具有所述第三图形的第三掩膜层为掩膜，对所述目标层进行刻蚀。

[0022] 进一步的，所述第三掩膜层的材料为氧化物、多晶硅或氮化物。

[0023] 进一步的，所述第二等离子体处理中的等离子体为不活泼气体的等离子体。

[0024] 进一步的，所述第二等离子体处理中的等离子体为氢气、氦气或氩气的等离子体。

[0025] 进一步的，在所述目标层和所述第一掩膜层之间形成一刻蚀停止层。

[0026] 进一步的，所述刻蚀停止层的材料与所述第一掩膜层的材料和所述第二掩膜层的材料均不同。

[0027] 进一步的，所述第一等离子体处理中的等离子体为不活泼气体的等离子体。

[0028] 进一步的，所述第一等离子体处理中的等离子体为氢气、氦气或氩气的等离子体。

[0029] 进一步的，所述第一掩膜层的材料为无定形碳、有机物、氧化物、多晶硅或氮化物。

[0030] 进一步的，所述第二掩膜层的材料为无定形碳、有机物、氧化物、多晶硅或氮化物。

[0031] 进一步的，采用湿法刻蚀工艺或干法刻蚀工艺去除经所述第一等离子体处理的所述第二掩膜层。

[0032] 与现有技术相比，本发明提供的在半导体器件中形成图形的方法具有以下优点：

[0033] 在本发明提供的在半导体器件中形成图形的方法中，对位于部分所述目标层上以及位于所述第一掩膜层的顶部的所述第二掩膜层进行第一等离子体处理，在所述第一等离
子体处理过程中，破坏了位于部分所述目标层上以及位于所述第一掩膜层的顶部的所述第
二掩膜层的键能，使得位于部分所述目标层上和位于所述第一掩膜层的顶部的第二掩膜层
的刻蚀速率高于所述第一掩膜层的侧壁处的第二掩膜层的刻蚀速率，所以在去除经所述第
一等离子体处理的所述第二掩膜层时，所述第一掩膜层的侧壁处的第二掩膜层不会损伤，
在去除所述第一掩膜层之后，所述第一掩膜层的侧壁处的第二掩膜层仍然可以保持较好的
形貌；并且，在去除经所述第一等离子体处理的所述第二掩膜层时，可以有效的控制去除位
于部分所述目标层上的第二掩膜层，并不会造成过多的过刻蚀，可以有效地控制刻蚀的深
度，提高所述第二图形两侧深度的均匀性，有利于提高刻蚀图形的准确性。

附图说明

[0034] 图1为本发明中第一实施例在半导体器件中形成图形的方法的流程图；

[0035] 图2‑图7为本发明第一实施例的在半导体器件中形成图形的方法在制备过程中的结构示意图；

[0036] 图8‑图12为本发明第二实施例的在半导体器件中形成图形的方法在制备过程中的结构示意图。

具体实施方式

[0037] 下面将结合示意图对本发明的在半导体器件中形成图形的方法进行更详细的描述，其中表示了本发明的优选实施例，应该理解本领域技术人员可以修改在此描述的本发
明，而仍然实现本发明的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广
泛知道，而并不作为对本发明的限制。

[0038] 为了清楚，不描述实际实施例的全部特征。在下列描述中，不详细描述公知的功能和结构，因为它们会使本发明由于不必要的细节而混乱。应当认为在任何实际实施例的开
发中，必须做出大量实施细节以实现开发者的特定目标，例如按照有关系统或有关商业的
限制，由一个实施例改变为另一个实施例。另外，应当认为这种开发工作可能是复杂和耗费
时间的，但是对于本领域技术人员来说仅仅是常规工作。

[0039] 在下列段落中参照附图以举例方式更具体地描述本发明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非
精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。

[0040] 本发明的核心思想在于，提供一种在半导体器件中形成图形的方法，如图1所示，包括：

[0041] 步骤S11、在一目标层上形成一具有第一图形的第一掩膜层；

[0042] 步骤S12、形成一第二掩膜层，所述第二掩膜层覆盖部分所述目标层、所述第一掩膜层的顶部以及所述第一掩膜层的侧壁；

[0043] 步骤S13、对位于部分所述目标层上以及位于所述第一掩膜层的顶部的所述第二掩膜层进行第一等离子体处理；

[0044] 步骤S14、去除经所述第一等离子体处理的所述第二掩膜层，暴露出部分所述目标层以及所述第一掩膜层的顶部，剩余的所述第二掩膜层形成第二图形；

[0045] 步骤S15、去除所述第一掩膜层；以及

[0046] 步骤S16、对所述目标层进行刻蚀；

[0047] 其中，所述第一掩膜层的材料与所述第二掩膜层的材料不同。

[0048] 在步骤S13所述第一等离子体处理过程中，等离子体破坏了位于部分所述目标层上以及位于所述第一掩膜层的顶部的所述第二掩膜层的键能，使得位于部分所述目标层上
和位于所述第一掩膜层的顶部的第二掩膜层的刻蚀速率高于所述第一掩膜层的侧壁处的
第二掩膜层的刻蚀速率；在步骤S14去除经所述第一等离子体处理的所述第二掩膜层时，所
述第一掩膜层的侧壁处的第二掩膜层不会损伤，在去除所述第一掩膜层之后，所述第一掩
膜层的侧壁处的第二掩膜层仍然可以保持较好的形貌；并且，在步骤S14去除经所述第一等
离子体处理的所述第二掩膜层时，可以有效的控制去除位于部分所述目标层上的第二掩膜
层，并不会造成过多的过刻蚀，可以有效地控制刻蚀的深度，提高所述第二图形两侧深度的
均匀性，有利于提高刻蚀图形的准确性。

[0049] 以下列举所述半导体器件中形成图形的方法的几个实施例，以清楚说明本发明的内容，应当明确的是，本发明的内容并不限制于以下实施例，其他通过本领域普通技术人员
的常规技术手段的改进亦在本发明的思想范围之内。

[0050] 第一实施例

[0051] 请参阅图2‑图7具体说明本发明的第一实施例，其中，图2‑图7为本发明第一实施例的在半导体器件中形成图形的方法在制备过程中的结构示意图。

[0052] 首先，进行步骤S11，在一目标层100上形成一具有第一图形的第一掩膜层110，其中，所述目标层100为需要制备图形的材料层，所述目标层100可以是衬底，例如硅衬底等；
所述目标层100也可以是位于衬底上的材料层，例如所述目标层100可以是用于制备栅极的
多晶硅层或用于制备互连层的金属层等，在此不做具体的限制。

[0053] 所述第一掩膜层110具有第一图形，如图2所示，在本实施例中所述第一图形1A为横截面为矩形的条形，所述第一掩膜层110可以具有多个第一图形1A，在图2中示出了三个
依次排列的所述第一图形1A，所述第一图形1A并不限于条形，还可以为其它形状，此为本领
域的技术人员可以理解的，在此不做赘述。所述第一图形1A的两侧具有第一间隔1B，所述第
一图形1A之间通过第一间隔1B进行隔离。所述第一掩膜层110覆盖局部所述目标层100，并
未覆盖部分所述目标层100。

[0054] 优选的，所述第一掩膜层110的材料为无定形碳、有机物、氧化物、多晶硅或氮化物等等，有利于提高最终图形的形貌，并方便去除。较佳的，在所述目标层100和所述第一掩膜
层110之间形成一刻蚀停止层101，所述刻蚀停止层101可以保护所述目标层100不被过刻
蚀。

[0055] 之后进行步骤S12，如图3所示，形成一第二掩膜层120，所述第二掩膜层120覆盖部分所述目标层100、所述第一掩膜层110的顶部以及所述第一掩膜层110的侧壁。其中，所述
第一掩膜层110的材料与所述第二掩膜层120的材料不同，以保证步骤S15中可以去除所述
第一掩膜层110并保留部分所述第二掩膜层120。优选的，所述第二掩膜层的材料为无定形
碳、有机物、氧化物、多晶硅或氮化物，有利于提高最终图形的形貌。在本实施例中，所述刻
蚀停止层101的材料与所述第一掩膜层110的材料和所述第二掩膜层120的材料均不同，可
以有效地保护所述目标层100。

[0056] 然后进行步骤S13，如图4所示，对位于部分所述目标层100上的所述第二掩膜层123以及位于所述第一掩膜层110的顶部的所述第二掩膜层121进行第一等离子体处理，等
离子体破坏了位于部分所述目标层100上的所述第二掩膜层123以及位于所述第一掩膜层
110的顶部的所述第二掩膜层121的键能，使得所述第二掩膜层123以及所述第二掩膜层121
的键能不同于位于所述第一掩膜层110的侧壁处的第二掩膜层122的键能，从而改变所述第
二掩膜层122与第二掩膜层121、123之间的刻蚀选择比。

[0057] 较佳的，所述第一等离子体处理中的等离子体为不活泼气体的等离子体，可以有效的改变所述第二掩膜层122与第二掩膜层121、123之间的刻蚀选择比，并有利于避免引入
杂质。优选的，所述第一等离子体处理中的等离子体为氢气、氦气或氩气的等离子体。

[0058] 随后进行步骤S14，如图5所示，去除经所述第一等离子体处理的所述第二掩膜层121、123，即第二掩膜层121、123，由于所述第一等离子体处理过的第二掩膜层121、123与所
述第二掩膜层122之间具有较高刻蚀选择比，可以去除所述第二掩膜层121、123，并不会损
伤所述第二掩膜层122。暴露出部分所述目标层100以及所述第一掩膜层110的顶部，剩余的
所述第二掩膜层122形成第二图形2A，所述第二图形2A位于所述第一掩膜层110的侧壁。较
佳的，采用湿法刻蚀工艺去除经所述第一等离子体处理的所述第二掩膜层121、123，湿法刻
蚀具有较高的刻蚀选择比，可以保证第一间隔1B的底部不被过刻蚀，可以有效地控制第一
间隔1B的深度。此外，还可以采用高选择比的干法刻蚀工艺去除经所述第一等离子体处理
的所述第二掩膜层121、123，亦可以保证第一间隔1B的底部不被过刻蚀，可以有效地控制第
一间隔1B的深度。

[0059] 接着进行步骤S15，如图6所示，去除所述第一掩膜层110，第二图形2A两侧分别为第一间隔1B和第二间隔2B，其中，第一间隔1B的深度由去除所述第二掩膜层123的过程决
定，第二间隔2B的深度由去除所述第一掩膜层110的过程决定，在本实施例中去除所述第二
掩膜层123的过程和去除所述第一掩膜层110的过程均可以有效控制，所以，第一间隔1B和
第二间隔2B的深度的均匀性好。

[0060] 然后进行步骤S16，对所述目标层100进行刻蚀。在本实施例中，如图7所示，以具有所述第二图形2A的第二掩膜层122为掩膜，对所述目标层100进行刻蚀，以在所述目标层100
中形成具有小线宽和间距的目标图形100A，目标图形100A的准确性较好。

[0061] 第二实施例

[0062] 请参阅图8‑图12，其中，图8‑图12为本发明第二实施例的在半导体器件中形成图形的方法在制备过程中的结构示意图。在图8‑图12中，参考标号表示与图2‑图7相同的表述
与第一实施方式相同的结构。所述第二实施例的方法与所述第一实施例的方法基本相同，
其区别在于，在步骤S15和步骤S16之间，还进行以下步骤：

[0063] 进行步骤S21，如图8所示，形成一第三掩膜层130，所述第三掩膜层130覆盖所述第二掩膜层122暴露出的所述目标层100、所述第二掩膜层122的顶部以及所述第二掩膜层122
的侧壁；其中，所述第三掩膜层130的材料与所述第二掩膜层120的材料不同，以保证步骤
S24中可以去除所述第二掩膜层122并保留部分所述第三掩膜层130。优选的，所述第三掩膜
层130的材料为氧化物、多晶硅或氮化物，有利于提高最终图形的形貌。在本实施例中，所述
刻蚀停止层101的材料与所述第三掩膜层130的材料不同，可以有效地保护所述目标层100。

[0064] 进行步骤S22，如图9所示，对位于所述目标层100上的所述第三掩膜层133以及位于所述第二掩膜层122的顶部的所述第三掩膜层131进行第二等离子体处理，等离子体破坏
了所述第三掩膜层131和所述第三掩膜层133的键能，使得所述第三掩膜层131、133的键能
不同于位于所述第二掩膜层122的侧壁处的第三掩膜层132的键能，从而改变所述第三掩膜
层131、133和所述第三掩膜层132之间的刻蚀选择比。

[0065] 较佳的，所述第二等离子体处理中的等离子体为不活泼气体的等离子体，可以有效的改变所述第三掩膜层132与第三掩膜层131、133之间的刻蚀选择比，并有利于避免引入
杂质。优选的，所述第二等离子体处理中的等离子体为氢气、氦气或氩气的等离子体。

[0066] 进行步骤S23，如图10所示，去除经所述第二等离子体处理的所述第三掩膜层131、133，由于所述第二等离子体处理过的所述第三掩膜层131、133与所述第三掩膜层132之间
具有较高刻蚀选择比，可以去除所述第三掩膜层131、133，并不会损伤所述第三掩膜层132。
暴露出部分所述目标层100以及所述第二掩膜层122的顶部，剩余的所述第三掩膜层132形
成第三图形3A。去除经所述第二等离子体处理的所述第三掩膜层131、133，所述第三图形3A
位于所述第二掩膜层122的侧壁。较佳的，采用湿法刻蚀工艺去除经所述第二等离子体处理
的所述第第三掩膜层131、133，湿法刻蚀具有较高的刻蚀选择比，可以保证第一间隔1B或第
二间隔2B的底部不被过刻蚀，可以有效地控制第一间隔1B或第二间隔2B的深度。

[0067] 步骤S24，如图11所示，去除所述第二掩膜层122；第三图形3A两侧分别为第一间隔1B和第三间隔3B，或第三图形3A两侧分别为第二间隔2B和第三间隔3B，其中，第一间隔1B的
深度、第二间隔2B的深度由去除所述第三掩膜层133的过程决定，第三间隔3B的深度由去除
所述第二掩膜层122的过程决定，在本实施例中去除所述第三掩膜层133的过程和去除所述
第二掩膜层122的过程均可以有效控制，所以，第一间隔1B、第二间隔2B和第三间隔3B的深
度的均匀性好。

[0068] 之后，在步骤S16中，如图12所示，以具有所述第三图形3A的第三掩膜层132为掩膜，对所述目标层100进行刻蚀，以在所述目标层100中形成具有比第一实施例中目标图形
100A更小线宽和间距的目标图形100B，目标图形100B的准确性较好。

[0069] 本发明的较佳实施例如上所述，但是，本发明并不限于上述公开的范围，例如，还可以在具有所述第三图形3A的第三掩膜层132的两侧形成侧墙，并去除所述第三掩膜层
132，以该侧墙为掩膜对所述目标层100进行刻蚀，可以得到比第二实施例中目标图形100B
更小线宽和间距的目标图形，根据本发明的上述描述，此为本领域的技术人员可以理解的，
在此不作赘述。

[0070] 显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围
之内，则本发明也意图包含这些改动和变型在内。