环栅III-V量子阱晶体管及锗无结晶体管及其制造方法

摘要

本发明提供一种环栅III‑V量子阱晶体管及锗无结晶体管及其制造方法，该器件包括III‑V量子阱晶体管及锗无结晶体管；所述III‑V量子阱晶体管包括：第一Ge带结构、N‑型InGaAs层、N+型InGaAs层，所述N+型InGaAs层中形成有第一环形沟槽、半导体阻挡层、第一高K介质层以及第一金属栅；所述锗无结晶体管包括：第二Ge带结构、P+型Ge层，所述P+型Ge层中形成有第二环形沟槽、第二高K介质层以及第二金属栅。本发明提供了一种可以有效集成环栅III‑V量子阱晶体管及锗无结晶体管的方法，相比于平面结构，本发明的环栅III‑V量子阱晶体管及锗无结晶体管可以大大提高栅极的控制能力及器件的驱动能力，减小寄生电容，并大大提高器件载流子迁移率。

权利要求

1.一种环栅III-V量子阱晶体管及锗无结晶体管的制造方法，其特征在于，包括步骤：步骤1)，提供一硅衬底，于所述硅衬底表面形成SiGe层；

步骤2)，于所述SiGe层及硅衬底中制作浅沟道隔离结构，去除硅衬底表面的浅沟道隔离结构，获得位于所述硅衬底表面的SiGe凸起结构；

步骤3)，于所述SiGe凸起结构表面外延SiGe，形成SiGe带结构；

步骤4)，对各SiGe带结构进行氧化浓缩工艺形成由氧化层包围的Ge带结构，去除所述氧化层，并对所述硅衬底表面进行氧化形成表面氧化层；

- +

步骤5)，于第一Ge带结构表面依次形成环绕的N 型InGaAs层及N 型InGaAs层，于第二Ge带结构表面形成环绕的P+型Ge层；

步骤6)，去除与第一栅区对应的N+型InGaAs层，露出N-型InGaAs层，形成第一环形沟槽，并去除与第二栅区对应的P+型Ge层，露出第二Ge带结构，形成第二环形沟槽；

步骤7)，于第一环形沟槽表面依次形成半导体阻挡层、第一高K介质层以及第一金属栅，于第二环形沟槽表面依次形成第二高K介质层以及第二金属栅。

2.根据权利要求1所述的环栅III-V量子阱晶体管及锗无结晶体管的制造方法，其特征在于：还包括步骤：步骤8)，于栅区结构两侧制作侧墙结构；

步骤9)，于第一栅区两侧的N+型InGaAs源区及N+型InGaAs漏区上分别制作III-V量子阱晶体管的源极金属及漏极金属，并于第二栅区两侧的P+型Ge源区及的P+型Ge漏区分别制作锗无结晶体管的源极金属及漏极金属。

3.根据权利要求1所述的环栅III-V量子阱晶体管及锗无结晶体管的制造方法，其特征在于：步骤4)中，去除所述氧化层后，还包括于H2气氛中对所述Ge带结构进行退火的步骤，所述Ge带结构的直径范围为10～100nm。

4.根据权利要求1所述的环栅III-V量子阱晶体管及锗无结晶体管的制造方法，其特征在于：步骤5)中，采用分子束外延法、原子层沉积法及金属有机化合物化学气相沉积法中的一种于第一Ge带结构表面依次形成环绕所述第一Ge带结构的N-型InGaAs层及N+型InGaAs层。

5.根据权利要求1所述的环栅III-V量子阱晶体管及锗无结晶体管的制造方法，其特征在于：所述N-型InGaAs层的厚度范围为10～100nm，掺杂浓度为1017/cm3数量级。

6.根据权利要求1所述的环栅III-V量子阱晶体管及锗无结晶体管的制造方法，其特征在于：所述N+型InGaAs层的厚度范围为10～200nm，掺杂浓度为1019/cm3数量级。

7.根据权利要求1所述的环栅III-V量子阱晶体管及锗无结晶体管的制造方法，其特征在于：步骤5)中，采用采用分子束外延法、原子层沉积法及金属有机化合物化学气相沉积法+中的一种于所述第二Ge带结构表面形成环绕所述第二Ge带结构的P型Ge层。

8.根据权利要求1所述的环栅III-V量子阱晶体管及锗无结晶体管的制造方法，其特征在于：所述P+型Ge层的厚度范围为10～200nm，掺杂浓度为1019/cm3数量级。

9.根据权利要求1所述的环栅III-V量子阱晶体管及锗无结晶体管的制造方法，其特征-在于：步骤7)中，所述半导体阻挡层选用为N型InP层，其制备方法包括分子束外延法、原子层沉积法及金属有机化合物化学气相沉积法中的一种，其厚度范围为50～100nm，其掺杂Si的浓度为1018/cm3数量级。

10.根据权利要求1所述的环栅III-V量子阱晶体管及锗无结晶体管的制造方法，其特征在于：步骤7)中，采用原子层沉积法、金属有机化合物化学气相沉积法及低压化学气相沉积法中的一种制备所述第一高K介质层及第二高K介质层，所述第一高K介质层及第二高K介质层的厚度范围为1～5nm，材料包括Al2O3及TiSiOx中的一种。

11.根据权利要求1所述的环栅III-V量子阱晶体管及锗无结晶体管的制造方法，其特征在于：步骤7)中，采用物理气相沉积法、原子层沉积法及金属有机化合物化学气相沉积法中的一种制备所述第一金属栅及第二金属栅，所述第一金属栅极第二金属栅的材料包括TiN、NiAu及CrAu中的一种。

12.一种环栅III-V量子阱晶体管及锗无结晶体管，其特征在于，包括III-V量子阱晶体管及锗无结晶体管；

所述III-V量子阱晶体管包括：

第一Ge带结构；

N-型InGaAs层，环绕于所述第一Ge带结构表面；

N+型InGaAs层，环绕于所述N-型InGaAs层表面，且与第一栅区对应的N+型InGaAs层被去除，露出N-型InGaAs层，形成第一环形沟槽；

第一栅区，包括依次形成于所述第一环形沟槽表面的半导体阻挡层、第一高K介质层以及第一金属栅；

所述锗无结晶体管包括：

第二Ge带结构；

P+型Ge层，环绕于所述第二Ge带结构表面，且与第二栅区对应的P+型Ge层被去除，露出第二Ge带结构，形成第二环形沟槽；

第二栅区，包括依次形成于所述第二环形沟槽表面第二高K介质层以及第二金属栅。

13.根据权利要求12所述的环栅III-V量子阱晶体管及锗无结晶体管，其特征在于，还包括：侧墙结构，形成于栅区结构两侧；

III-V量子阱晶体管的源极金属及漏极金属，分别形成于第一栅区两侧的N+型InGaAs源区及N+型InGaAs漏区上；

锗无结晶体管的源极金属及漏极金属，分别形成于第二栅区两侧的P+型Ge源区及的P+型Ge漏区上。

14.根据权利要求12所述的环栅III-V量子阱晶体管及锗无结晶体管，其特征在于：所述第一Ge带结构及第二Ge带结构的直径范围为10～100nm。

15.根据权利要求12所述的环栅III-V量子阱晶体管及锗无结晶体管，其特征在于：所- 17 3述N型InGaAs层的厚度范围为10～100nm，掺杂浓度为10 /cm数量级。

16.根据权利要求12所述的环栅III-V量子阱晶体管及锗无结晶体管，其特征在于：所述N+型InGaAs层的厚度范围为10～200nm，掺杂浓度为1019/cm3数量级。

17.根据权利要求12所述的环栅III-V量子阱晶体管及锗无结晶体管，其特征在于：所+ 19 3述P型Ge层的厚度范围为10～200nm，掺杂浓度为10 /cm数量级。

18.根据权利要求12所述的环栅III-V量子阱晶体管及锗无结晶体管，其特征在于：所述半导体阻挡层选用为N-型InP层，其厚度范围为50～100nm，其掺杂Si的浓度为1018/cm3数量级。

19.根据权利要求12所述的环栅III-V量子阱晶体管及锗无结晶体管，其特征在于：所述第一高K介质层及第二高K介质层的厚度范围为1～5nm，材料包括Al2O3及TiSiOx中的一种。

20.根据权利要求12所述的环栅III-V量子阱晶体管及锗无结晶体管，其特征在于：所述第一金属栅及第二金属栅的材料包括TiN、NiAu及CrAu中的一种。

说明书

环栅III-V量子阱晶体管及锗无结晶体管及其制造方法

技术领域

[0001] 本发明涉及一种半导体器件及其制造方法，特别是涉及一种环栅III-V量子阱晶体管及锗无结晶体管及其制造方法。

背景技术

[0002] 现今，大多数集成电路都是基于硅的，然而，随着集成电路特征尺寸的逐渐减小，现有的体硅材料和工艺已接近它们的物理极限，遇到了严峻的挑战。32纳米技术节点以下尤其是22纳米以下，晶体管的结构和材料将面临更多挑战。必须采取新的技术来提高性能(新材料、新结构及新工艺)。其中，引入新的沟道材料是主要革新途径。研究表明Ge具有较高的空穴迁移率、III-V族半导体材料(如GaAs、InP、InGaAs，InAs和GaSb)具有较高的电子迁移率，因此，在15纳米的节点后，新型硅基高迁移率材料将逐步由应变硅材料过渡到新型高迁移率Ge/III-V/石墨烯等半导体材料。

[0003] 论文(M.Radosavljevic et al.,Non-Planar,Multi-Gate InGaAs Quantum Well Field Effect Transistors with High-K Gate Dielectric and Ultra-Scaled Gate-to-Drain/Gate-to-Source Separation for Low Power Logic Applications,IEDM 2010,pp.126-129)公开了一种非平面多栅极结构的InGaAs量子阱场效应晶体管，其主要公开的内容为在硅衬底上制作InGaAs鳍结构，然后采用高k栅介质实现栅-漏分离/栅-源分离的低功率逻辑电路。这种InGaAs量子阱场效应晶体管具有较高的电子迁移速率，可以提高逻辑电路的速度。如何能进一步加强器件栅控能力，增强驱动电流以及提高器件集成密度是业界需要进一步解决的技术问题。

[0004] 专利号为US8884363B2的专利中，公开了一种环栅结构的硅纳米线晶体管，其主要内容为通过对SOI衬底的顶层硅及埋氧层进行图形化形成硅纳米线，然后去除支撑硅纳米线的部分埋氧层，使得欲制备栅极的位置形成悬空结构，最后基于该悬空结构制作环栅结构，然而，基于硅材料的纳米线仍然受到硅本身物理极限的影响，难以在较低的技术节点下进一步提高器件的性能。另外，该专利中所制作的晶体管的源漏掺杂与沟道掺杂相反，器件沟道形成在栅氧层表面区域，由于栅氧化层与半导体沟道界面的不完整性，载流子受到散射影响，导致迁移率下降及可靠性降低。

[0005] 专利公开号为US20100164102A1的公开文本中，公开了一种硅鳍形结构上的Ge纳米带的制作方法，其主要通过在硅鳍形结构顶部生长GeSi后，通过氧化浓缩工艺形成Ge纳米带，这种工艺由于是在Si材料外面包覆GeSi材料，Ge的浓度相对较低，采用氧化浓缩工艺的时间较长，而且所形成的Ge纳米带的质量也比较难以保证。

[0006] 鉴于以上所述，本发明提供一种能够有效提高栅区控制范围、降低寄生电阻，并将具有高电子迁移率的III-V量子阱晶体管以及具有高空穴迁移率的锗无结晶体管进行有效集成的方法。

发明内容

[0007] 鉴于以上所述现有技术的缺点，本发明的目的在于提供一种环栅III-V量子阱晶体管及锗无结晶体管及其制造方法，提供一种能够有效提高栅区控制范围、降低寄生电阻，并将具有高电子迁移率的III-V量子阱晶体管以及具有高空穴迁移率的锗无结晶体管进行有效集成的方法。

[0008] 为实现上述目的及其他相关目的，本发明提供一种环栅III-V量子阱晶体管及锗无结晶体管的制造方法，包括步骤：步骤1)，提供一硅衬底，于所述硅衬底表面形成SiGe层；步骤2)，于所述SiGe层及硅衬底中制作浅沟道隔离结构，去除硅衬底表面的浅沟道隔离结构，获得位于所述硅衬底表面的SiGe凸起结构；步骤3)，于所述SiGe凸起结构表面外延SiGe，形成SiGe带结构；步骤4)，对各SiGe带结构进行氧化浓缩工艺形成由氧化层包围的Ge带结构，去除所述氧化层，并对所述硅衬底表面进行氧化形成表面氧化层；步骤5)，于第一- +
Ge带结构表面依次形成环绕的N型InGaAs层及N 型InGaAs层，于第二Ge带结构表面形成环绕的P+型Ge层；步骤6)，去除与第一栅区对应的N+型InGaAs层，露出N-型InGaAs层，形成第一环形沟槽，并去除与第二栅区对应的P+型Ge层，露出第二Ge带结构，形成第二环形沟槽；步骤7)，于第一环形沟槽表面依次形成半导体阻挡层、第一高K介质层以及第一金属栅，于第二环形沟槽表面依次形成第二高K介质层以及第二金属栅。

[0009] 作为本发明的环栅III-V量子阱晶体管及锗无结晶体管的制造方法的一种优选方案，还包括步骤：步骤8)，于栅区结构两侧制作侧墙结构；步骤9)，于第一栅区两侧的N+型InGaAs源区及N+型InGaAs漏区上分别制作III-V量子阱晶体管的源极金属及漏极金属，并于第二栅区两侧的P+型Ge源区及的P+型Ge漏区分别制作锗无结晶体管的源极金属及漏极金属。

[0010] 作为本发明的环栅III-V量子阱晶体管及锗无结晶体管的制造方法的一种优选方案，步骤4)中，去除所述氧化层后，还包括于H2气氛中对所述Ge带结构进行退火的步骤，所述Ge带结构的直径范围为10～100nm。

[0011] 作为本发明的环栅III-V量子阱晶体管及锗无结晶体管的制造方法的一种优选方案，步骤5)中，采用分子束外延法、原子层沉积法及金属有机化合物化学气相沉积法中的一种于第一Ge带结构表面依次形成环绕所述第一Ge带结构的N-型InGaAs层及N+型InGaAs层。

[0012] 作为本发明的环栅III-V量子阱晶体管及锗无结晶体管的制造方法的一种优选方案，所述N-型InGaAs层的厚度范围为10～100nm，掺杂浓度为1017/cm3数量级。

[0013] 作为本发明的环栅III-V量子阱晶体管及锗无结晶体管的制造方法的一种优选方案，所述N+型InGaAs层的厚度范围为10～200nm，掺杂浓度为1019/cm3数量级。

[0014] 作为本发明的环栅III-V量子阱晶体管及锗无结晶体管的制造方法的一种优选方案，步骤5)中，采用采用分子束外延法、原子层沉积法及金属有机化合物化学气相沉积法中的一种于所述第二Ge带结构表面形成环绕所述第二Ge带结构的P+型Ge层。

[0015] 作为本发明的环栅III-V量子阱晶体管及锗无结晶体管的制造方法的一种优选方案，所述P+型Ge层的厚度范围为10～200nm，掺杂浓度为1019/cm3数量级。

[0016] 作为本发明的环栅III-V量子阱晶体管及锗无结晶体管的制造方法的一种优选方案，步骤7)中，所述半导体阻挡层选用为N-型InP层，其制备方法包括分子束外延法、原子层沉积法及金属有机化合物化学气相沉积法中的一种，其厚度范围为50～100nm，其掺杂Si的浓度为1018/cm3数量级。

[0017] 作为本发明的环栅III-V量子阱晶体管及锗无结晶体管的制造方法的一种优选方案，步骤7)中，采用原子层沉积法、金属有机化合物化学气相沉积法及低压化学气相沉积法中的一种制备所述第一高K介质层及第二高K介质层，所述第一高K介质层及第二高K介质层的厚度范围为1～5nm，材料包括Al2O3及TiSiOx中的一种。

[0018] 作为本发明的环栅III-V量子阱晶体管及锗无结晶体管的制造方法的一种优选方案，步骤7)中，采用物理气相沉积法、原子层沉积法及金属有机化合物化学气相沉积法中的一种制备所述第一金属栅极第二金属栅，所述第一金属栅极第二金属栅的材料包括TiN、NiAu及CrAu中的一种。

[0019] 本发明还提供一种环栅III-V量子阱晶体管及锗无结晶体管，包括III-V量子阱晶体管及锗无结晶体管；所述III-V量子阱晶体管包括：第一Ge带结构；N-型InGaAs层，环绕于+ -所述第一Ge带结构表面；N 型InGaAs层，环绕于所述N型InGaAs层表面，且与第一栅区对应的N+型InGaAs层被去除，露出N-型InGaAs层，形成第一环形沟槽；第一栅区，包括依次形成于所述第一环形沟槽表面的半导体阻挡层、第一高K介质层以及第一金属栅；所述锗无结晶体管包括：第二Ge带结构；P+型Ge层，环绕于所述第二Ge带结构表面，且与第二栅区对应的P+型Ge层被去除，露出第二Ge带结构，形成第二环形沟槽；第二栅区，包括依次形成于所述第二环形沟槽表面第二高K介质层以及第二金属栅。

[0020] 作为本发明的环栅III-V量子阱晶体管及锗无结晶体管的一种优选方案，其还包括：侧墙结构，形成于栅区结构两侧；III-V量子阱晶体管的源极金属及漏极金属，分别形成于第一栅区两侧的N+型InGaAs源区及N+型InGaAs漏区上；以及锗无结晶体管的源极金属及漏极金属，分别形成于第二栅区两侧的P+型Ge源区及的P+型Ge漏区上。

[0021] 作为本发明的环栅III-V量子阱晶体管及锗无结晶体管的一种优选方案，所述第一Ge带结构及第二Ge带结构的直径范围为10～100nm。

[0022] 作为本发明的环栅III-V量子阱晶体管及锗无结晶体管的一种优选方案，所述N-型InGaAs层的厚度范围为10～100nm，掺杂浓度为1017/cm3数量级。

[0023] 作为本发明的环栅III-V量子阱晶体管及锗无结晶体管的一种优选方案，所述N+型InGaAs层的厚度范围为10～200nm，掺杂浓度为1019/cm3数量级。

[0024] 作为本发明的环栅III-V量子阱晶体管及锗无结晶体管的一种优选方案，所述P+型Ge层的厚度范围为10～200nm，掺杂浓度为1019/cm3数量级。

[0025] 作为本发明的环栅III-V量子阱晶体管及锗无结晶体管的一种优选方案，所述半导体阻挡层选用为N-型InP层，其厚度范围为50～100nm，其掺杂Si的浓度为1018/cm3数量级。

[0026] 作为本发明的环栅III-V量子阱晶体管及锗无结晶体管的一种优选方案，所述第一高K介质层及第二高K介质层的厚度范围为1～5nm，材料包括Al2O3及TiSiOx中的一种。

[0027] 作为本发明的环栅III-V量子阱晶体管及锗无结晶体管的一种优选方案，所述第一金属栅极第二金属栅的材料包括TiN、NiAu及CrAu中的一种。

[0028] 如上所述，本发明的环栅III-V量子阱晶体管及锗无结晶体管及其制造方法，具有以下有益效果：

[0029] 第一，本发明通过氧化浓缩等工艺制作出悬空的且高质量的Ge纳米带，为后续的III-V量子阱晶体管及锗无结晶体管提供了良好的基底材料；

[0030] 第二，本发明提供了一种可以有效集成环栅III-V量子阱晶体管及锗无结晶体管的方法，相比于平面结构，本发明的环栅III-V量子阱晶体管及锗无结晶体管可以大大提高栅极的控制能力，以及提高器件的驱动能力；

[0031] 第三，本发明采用无结型的晶体管，减小了器件的寄生电容，其沟道由于避开了不完整的栅氧化层与半导体沟道界面，载流子受到界面散射影响有限，从而大大提高了载流子迁移率。

[0032] 第四，本发明结构及工艺简单，在集成电路制造领域具有广泛的应用前景。

附图说明

[0033] 图1～图16c显示为本发明的环栅III-V量子阱晶体管及锗无结晶体管的制造方法各步骤所呈现的结构示意图，其中，图16a～图16c显示为本发明的环栅III-V量子阱晶体管及锗无结晶体管的结构示意图，其中，图8b为图8a中沿第一Ge带结构106的纵切面结构示意图，图9b为图9a中沿第二Ge带结构106的纵切面结构示意图，图10b为图10a中沿第一Ge带结构106的纵切面结构示意图，图11b为图11a中沿第二Ge带结构106的纵切面结构示意图，图12b为图12a中沿第一Ge带结构106的纵切面结构示意图，图13b为图13a中沿第一Ge带结构
106的纵切面结构示意图，图14b为图14a中沿第一Ge带结构106的纵切面结构示意图，图15b为图15a中沿第二Ge带结构106的纵切面结构示意图。

[0034] 图17a显示为平带电压下的硅衬底上多层结构的FinFET量子阱晶体管(QW-FinFET)的能带图，图17b显示为栅极加正偏压时，硅衬底上多层结构的n型沟道的FinFET量子阱晶体管(QW-FinFET)的能带图。

[0035] 元件标号说明

[0036] 101                   硅衬底

[0037] 102                   SiGe层

[0038] 103                   浅沟道隔离结构

[0039] 104                   SiGe凸起结构

[0040] 105                   SiGe带结构

[0041] 106                   Ge带结构

[0042] 106a                  氧化层

[0043] 107                   表面氧化层

[0044] 108                   N-型InGaAs层

[0045] 109                   N+型InGaAs层

[0046] 110                   P+型Ge层

[0047] 111                   半导体阻挡层

[0048] 112                   第一高K介质层

[0049] 113                   第一金属栅

[0050] 114                   第二高K介质层

[0051] 115                   第二金属栅

[0052] 116                   侧墙结构

[0053] 109a                  N+型InGaAs源区

[0054] 109b                  N+型InGaAs漏区

[0055] 117                   III-V量子阱晶体管的源极金属

[0056] 118                   III-V量子阱晶体管的漏极金属

[0057] 110a                  P+型Ge漏区

[0058] 110b                  P+型Ge源区

[0059] 119                   锗无结晶体管的漏极金属

[0060] 120                   锗无结晶体管的源极金属

具体实施方式

[0061] 以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

[0062] 请参阅图1～图16c。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

[0063] 如图1～图16c所示，本实施例提供一种环栅III-V量子阱晶体管及锗无结晶体管的制造方法，包括步骤：

[0064] 如图1所示，首先进行步骤1)，提供一硅衬底101，于所述硅衬底101表面形成SiGe层102。

[0065] 作为示例，可以采用如等离子体增强化学气相沉积法等于所述硅衬底101表面形成SiGe层102，所述SiGe层102的厚度范围为10～100nm。

[0066] 如图2～图3所示，然后进行步骤2)，于所述SiGe层102及硅衬底101中制作浅沟道隔离结构103，去除硅衬底101表面的浅沟道隔离结构103，获得位于所述硅衬底101表面的SiGe凸起结构104。

[0067] 具体地，包括以下步骤：

[0068] 步骤2-1)，采用光刻-刻蚀工艺于所述SiGe层102及硅衬底101中制作多个间隔排列的沟槽，所述沟槽的截面形状为倒梯形，各沟槽之间保留有SiGe凸起结构104；

[0069] 步骤2-2)，于各沟槽内填充绝缘介质，如二氧化硅等，形成浅沟道隔离结构103；

[0070] 步骤2-3)，采用干法刻蚀工艺或湿法腐蚀工艺去除硅衬底101表面的浅沟道隔离结构103，获得位于所述硅衬底101表面的SiGe凸起结构104，在本实施例中，所述SiGe凸起结构104的截面形状为正梯形。

[0071] 如图4所示，接着进行步骤3)，于所述SiGe凸起结构104表面外延SiGe，形成SiGe带结构105。

[0072] 具体地，采用如等离子体增强化学气相沉积法等于所述SiGe凸起结构104表面外延SiGe，形成SiGe带结构105。

[0073] 如图5～图7所示，然后进行步骤4)，对各SiGe带结构105进行氧化浓缩工艺形成由氧化层106a包围的Ge带结构106，去除所述氧化层106a，并对所述硅衬底101表面进行氧化形成表面氧化层107。

[0074] 具体地，对所述SiGe带结构105进行氧化处理，使得里面的Si元素氧化成二氧化硅，而Ge元素逐渐浓缩至SiGe带结构105中部区域，直至形成由氧化层106a包围的Ge带结构106，然后采用如湿法腐蚀等工艺去除表面的氧化层106a，获得裸露的截面呈圆形的Ge带结构106。最后，采用氧化工艺使得硅衬底101裸露的硅氧化层106a表面氧化层107，提高器件的绝缘性能。本实施例是对整体的SiGe进行氧化浓缩，因此，可以缩短氧化工艺所需要的时间，并获得较高质量的Ge纳米带，另外，圆形的Ge纳米带可以有效提高后续器件的栅控能力，并降低栅介质与Ge纳米带表面的不平整度，降低表面载流子的散射效应。

[0075] 作为示例，步骤4)中，去除所述氧化层106a后，还包括于H2气氛中对所述Ge带结构106进行退火的步骤，进一步消除Ge带结构106的内应力及缺陷，在本实施例，所述Ge带结构
106的直径范围为10～100nm。

[0076] 如图8a～图9b所示，其中，图8b为图8a中沿第一Ge带结构106的纵切面结构示意图，图9b为图9a中沿第二Ge带结构106的纵切面结构示意图，接着进行步骤5)，于第一Ge带结构106表面依次形成环绕的N-型InGaAs层108及N+型InGaAs层109，于第二Ge带结构106表+面形成环绕的P型Ge层110。

[0077] 如图8a～图9b所示，作为示例，步骤5)中，采用分子束外延法、原子层沉积法及金属有机化合物化学气相沉积法中的一种于第一Ge带结构106表面依次形成环绕所述第一Ge带结构106的N-型InGaAs层108及N+型InGaAs层109。

[0078] 作为示例，所述N-型InGaAs层108的厚度范围为10～100nm，掺杂浓度为1017/cm3数量级。

[0079] 作为示例，所述N+型InGaAs层109的厚度范围为10～200nm，掺杂浓度为1019/cm3数量级。

[0080] 如图9a～图9b所示，作为示例，步骤5)中，采用采用分子束外延法、原子层沉积法及金属有机化合物化学气相沉积法中的一种于所述第二Ge带结构106表面形成环绕所述第二Ge带结构106的P+型Ge层110。

[0081] 作为示例，所述P+型Ge层110的厚度范围为10～200nm，掺杂浓度为1019/cm3数量级。

[0082] 如图10a～图11b所示，其中，图10b为图10a中沿第一Ge带结构106的纵切面结构示意图，图11b为图11a中沿第二Ge带结构106的纵切面结构示意图，接着进行步骤6)，去除与第一栅区对应的N+型InGaAs层109，露出N-型InGaAs层108，形成第一环形沟槽，并去除与第二栅区对应的P+型Ge层110，露出第二Ge带结构106，形成第二环形沟槽。

[0083] 作为示例，如图10a～图10b所示，去除与第一栅区对应的N+型InGaAs层109，露出N-型InGaAs层108，形成第一环形沟槽。

[0084] 作为示例，如图11a～图11b所示，去除与第二栅区对应的P+型Ge层110，露出第二Ge带结构106，形成第二环形沟槽。

[0085] 如图12a～图15b所示，其中，图12b为图12a中沿第一Ge带结构106的纵切面结构示意图，图13b为图13a中沿第一Ge带结构106的纵切面结构示意图，图14b为图14a中沿第一Ge带结构106的纵切面结构示意图，图15b为图15a中沿第二Ge带结构106的纵切面结构示意图，接着进行步骤7)，于第一环形沟槽表面依次形成半导体阻挡层111、第一高K介质层112以及第一金属栅113，于第二环形沟槽表面依次形成第二高K介质层114以及第二金属栅115，其中，所述第一高K介质层112及第二高K介质层114可以同时制备，所述第一金属栅113以及第二金属栅115可以同时制备，以节省工艺步骤及工艺成本。

[0086] 如图12a～图12b所示，作为示例，步骤7)中，所述半导体阻挡层111选用为N-型InP层，其制备方法包括分子束外延法、原子层沉积法及金属有机化合物化学气相沉积法中的一种，其厚度范围为50～100nm，其掺杂Si的浓度为1018/cm3数量级，优选的掺杂浓度为1.218 3
×10 /cm。

[0087] 如图13a～图13b以及图15a～图15b所示，作为示例，步骤7)中，采用原子层沉积法、金属有机化合物化学气相沉积法及低压化学气相沉积法中的一种制备所述第一高K介质层112及第二高K介质层114，所述第一高K介质层112及第二高K介质层114的厚度范围为1～5nm，材料包括Al2O3及TiSiOx中的一种。

[0088] 如图14a～图14b以及图15a～图15b作为示例，步骤7)中，采用物理气相沉积法、原子层沉积法及金属有机化合物化学气相沉积法中的一种制备所述第一金属栅113极第二金属栅115，所述第一金属栅113极第二金属栅115的材料包括TiN、NiAu及CrAu中的一种。

[0089] 本发明的环栅III-V量子阱晶体管及锗无结晶体管可以大大提高栅极的控制能力，以及提高器件的驱动能力。

[0090] 如图16a所示，接着进行步骤8)，于栅区结构两侧制作侧墙结构116。

[0091] 作为示例，所述侧墙结构116的材料可以为二氧化硅或氮化硅，或者是二氧化硅及氮化硅组成的双层材料。

[0092] 如图16a～图16c所示，其中，图16b显示为图16a中的III-V量子阱晶体管的侧视结构示意图，图16c显示为图16a中的锗无结晶体管的侧视结构示意图，最后进行步骤9)，于第一栅区两侧的N+型InGaAs源区109a及N+型InGaAs漏区109b上分别制作III-V量子阱晶体管的源极金属117及漏极金属118，并于第二栅区两侧的P+型Ge源区110b及的P+型Ge漏区110a分别制作锗无结晶体管的源极金属120及漏极金属119。

[0093] 如图16a～图16c所示，本实施例还提供一种环栅III-V量子阱晶体管及锗无结晶体管，所述环栅III-V量子阱晶体管及锗无结晶体管包括III-V量子阱晶体管及锗无结晶体管，其中，图16b显示为图16a中的III-V量子阱晶体管的侧视结构示意图，图16c显示为图16a中的锗无结晶体管的侧视结构示意图。

[0094] 如图16a所示，作为示例，本实施例的环栅III-V量子阱晶体管及锗无结晶体管还包括：侧墙结构116，形成于栅区结构两侧；III-V量子阱晶体管的源极金属117及漏极金属118，分别形成于第一栅区两侧的N+型InGaAs源区109a及N+型InGaAs漏区109b上；以及锗无+
结晶体管的源极金属120及漏极金属119，分别形成于第二栅区两侧的P型Ge源区110b及的P+型Ge漏区110a上。

[0095] 如图16a及图16b所示，所述III-V量子阱晶体管包括：第一Ge带结构106；N-型InGaAs层108，环绕于所述第一Ge带结构106表面；N+型InGaAs层109，环绕于所述N-型InGaAs+ -层108表面，且与第一栅区对应的N型InGaAs层109被去除，露出N型InGaAs层108，形成第一环形沟槽；第一栅区，包括依次形成于所述第一环形沟槽表面的半导体阻挡层111、第一高K介质层112以及第一金属栅113。

[0096] 如图16a及图16c所示，所述锗无结晶体管包括：第二Ge带结构106；P+型Ge层110，环绕于所述第二Ge带结构106表面，且与第二栅区对应的P+型Ge层110被去除，露出第二Ge带结构106，形成第二环形沟槽；第二栅区，包括依次形成于所述第二环形沟槽表面第二高K介质层114以及第二金属栅115。

[0097] 作为示例，所述第一Ge带结构106及第二Ge带结构106的直径范围为10～100nm。

[0098] 作为示例，所述N-型InGaAs层108的厚度范围为10～100nm，掺杂浓度为1017/cm3数量级。

[0099] 作为示例，所述N+型InGaAs层109的厚度范围为10～200nm，掺杂浓度为1019/cm3数量级。

[0100] 作为示例，所述P+型Ge层110的厚度范围为10～200nm，掺杂浓度为1019/cm3数量级。

[0101] 作为示例，所述半导体阻挡层111选用为N-型InP层，其厚度范围为50～100nm，其掺杂Si的浓度为1018/cm3数量级。

[0102] 作为示例，所述第一高K介质层112及第二高K介质层114的厚度范围为1～5nm，材料包括Al2O3及TiSiOx中的一种。

[0103] 作为示例，所述第一金属栅113极第二金属栅115的材料包括TiN、NiAu及CrAu中的一种。

[0104] 图17a显示为平带电压下的硅衬底上多层结构的FinFET量子阱晶体管(QW-FinFET)的能带图，图17b显示为栅极加正偏压时，硅衬底上多层结构的n型沟道的FinFET量子阱晶体管(QW-FinFET)的能带图，可见，当量子阱晶体管栅极加正偏压时，在InP及InGaAs界面区域由于能带弯曲形成二维电子气面结构，从而使器件具有很高的电子迁移率。

[0105] 本实施例提供了一种环栅III-V量子阱晶体管及锗无结晶体管，实际上III-V量子阱晶体管及锗无结晶体管都属于无结场效应晶体管的范畴，无结场效应晶体管(JLT)由源区、沟道、漏区，栅氧化层及栅极组成，从源区至沟道和漏区，其杂质掺杂类型相同，没有PN结，属于多数载流子导电的器件。其绝缘体栅介质将整个圆柱体沟道包裹起来，在其上面又包裹金属栅。导电沟道与金属栅之间被绝缘体介质隔离，沟道内的多数载流子(空穴)从圆柱体沟道体内而非表面由源极达到漏极。通过栅极偏置电压使器件沟道内的多数载流子累积或耗尽，可以调制沟道电导进而控制沟道电流。当栅极偏置电压大到将圆柱体沟道靠近漏极某一截面处的空穴完全耗尽掉，在这种情况下，器件沟道电阻变成准无限大，器件处于关闭状态。由于栅极偏置电压可以从360度方向将圆柱体沟道空穴由表及里将其耗尽，这样大大增强了栅极对圆柱体沟道的控制能力，还有效地降低了器件的阈值电压。由于避开了不完整的栅氧化层与半导体沟道界面，载流子受到界面散射影响有限，提高了载流子迁移率。此外，无结场效应晶体管属于多数载流子导电器件，沿沟道方向，靠近漏极的电场强度比常规反型沟道的MOS晶体管要来得低，因此，器件的性能及可靠性得以大大提高。

[0106] 如上所述，本发明的环栅III-V量子阱晶体管及锗无结晶体管及其制造方法，具有以下有益效果：

[0107] 第一，本发明通过氧化浓缩等工艺制作出悬空的且高质量的Ge纳米带，为后续的III-V量子阱晶体管及锗无结晶体管提供了良好的基底材料；

[0108] 第二，本发明提供了一种可以有效集成环栅III-V量子阱晶体管及锗无结晶体管的方法，相比于平面结构，本发明的环栅III-V量子阱晶体管及锗无结晶体管可以大大提高栅极的控制能力，以及提高器件的驱动能力；

[0109] 第三，本发明采用无结型的晶体管，减小了器件的寄生电容，其沟道由于避开了不完整的栅氧化层与半导体沟道界面，载流子受到界面散射影响有限，从而大大提高了载流子迁移率。

[0110] 第四，本发明结构及工艺简单，在集成电路制造领域具有广泛的应用前景。

[0111] 所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。

[0112] 上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。