将取样内插用于可调均衡器调适的系统、方法及软件程序

摘要

本发明涉及将取样内插用于可调均衡器调适的系统、方法及软件程序，其各项具体实施例解决产生可用于驱动ZFE调适(例如搭配数字接收器)的中间时间信息的问题。再者，本发明的各项具体实施例通过就ZFE收敛(或锁定)准则启用使用者指定的峰化过度及/或峰化不足(即可组配均衡器调协)来提升灵活性。

权利要求

1.一种数字接收器系统，其包含：

模拟连续时间均衡器，该模拟连续时间均衡器组配成用来获得形式为模拟信号的数据；

与该模拟连续时间均衡器操作性连通的模拟数字转换器，该模拟数字转换器组配成用来自该模拟连续时间均衡器接收输出；

与该模拟数字转换器操作性连通的前授均衡器，该前授均衡器组配成用来自该模拟数字转换器接收输出；

与该前授均衡器操作性连通的第一缓冲器，该第一缓冲器组配成用来撷取该前授均衡器的输出；

与该第一缓冲器操作性连通的内插器，该内插器组配成用来自该第一缓冲器接收输出；

第二缓冲器，该第二缓冲器组配成用来撷取下列其中一者：(a)经由与该前授均衡器操作性连通的该前授均衡器的该输出；及(b)基于该前授均衡器的该输出的数据；以及与该内插器、该第二缓冲器及该模拟连续时间均衡器操作性连通的零力边缘计算器，该零力边缘计算器组配成用来接收来自该内插器的输出、及来自该第二缓冲器的输出，该零力边缘计算器进一步组配成用来将连续时间均衡器调适数据回授至该模拟连续时间均衡器；

其中，通过该零力边缘计算器回授至该模拟连续时间均衡器的该连续时间均衡器调适数据至少部分基于来自该内插器及该第二缓冲器的该输出。

2.如权利要求1所述的数字接收器系统，更包含决策回授均衡器，该决策回授均衡器与该前授均衡器及该第二缓冲器操作性连通，该决策回授均衡器组配成用来接收该前授均衡器的该输出，并且基于该前授均衡器的该输出对该第二缓冲器提供该数据。

3.如权利要求2所述的数字接收器系统，其中，该系统包含集成电路，并且该模拟连续时间均衡器、该模拟数字转换器、该前授均衡器、该第一缓冲器、该内插器、该决策回授均衡器、该第二缓冲器、及该零力边缘计算器各包含该集成电路的硬件。

4.如权利要求3所述的数字接收器系统，其中，该集成电路包含一FPGA及一ASIC其中一者。

5.如权利要求2所述的数字接收器系统，其中，该系统更包含：包含硬件的处理器；以及

储存计算机可读指令的存储器，所述计算机可读指令在受该处理器执行时，实施该模拟连续时间均衡器、该模拟数字转换器、该前授均衡器、该第一缓冲器、该内插器、该决策回授均衡器、该第二缓冲器、及该零力边缘计算器包含集成电路的硬件的各者。

6.如权利要求1所述的数字接收器系统，其中，该系统更包含一接收器组件，该接收器组件组配成用来自该系统的外侧接收数据，并且对该模拟连续时间均衡器提供所接收数据。

7.如权利要求6所述的数字接收器系统，其中，该系统包含集成电路，并且该接收器组件包含该集成电路的硬件。

8.如权利要求1所述的数字接收器系统，其中，该模拟连续时间均衡器进一步组配成用来进行峰化放大器程序。

9.如权利要求1所述的数字接收器系统，其中，该前授均衡器的该输出是形式为循序输出样本的数据。

10.如权利要求1所述的数字接收器系统，其中，该内插器进一步组配成用来使用多个最佳分数延迟内插多项式。

11.如权利要求1所述的数字接收器系统，其中，该模拟连续时间均衡器的至少一个连续时间均衡器特性基于回授至该模拟连续时间均衡器的该连续时间均衡器调适数据而变更。

12.如权利要求1所述的数字接收器系统，其中：

该零力边缘计算器与该前授均衡器操作性连通，并且该零力边缘计算器进一步组配成用来将前授均衡器调适数据回授至该前授均衡器；

其中，通过该零力边缘计算器回授至该前授均衡器的该前授均衡器调适数据至少部分基于来自该内插器及该第二缓冲器的该输出；以及该前授均衡器的至少一个前授均衡器特性基于回授至该前授均衡器的该前授均衡器调适数据而变更。

13.一种将取样内插用于可调均衡器调适的方法，其包含：接收形式为模拟信号的数据；

将所接收数据套用至模拟连续时间均衡器程序；

将该模拟连续时间均衡器程序的输出套用至模拟数字转换器程序；

将该模拟数字转换器程序的输出套用至前授均衡器程序；

在第一缓冲器程序中撷取该前授均衡器程序的输出；

将该第一缓冲器程序的输出套用至内插程序；

在第二缓冲器程序中撷取下列其中一者：a)该前授均衡器程序的输出；及b)以该前授均衡器程序的该输出为基础的另一程序的输出；

将该内插程序的输出套用至零力边缘程序；

将该第二缓冲器程序的输出套用至该零力边缘程序；以及将该零力边缘程序的至少部分输出回授至该模拟连续时间均衡器程序。

14.如权利要求13所述的方法，更包含决策回授均衡器程序，该决策回授均衡器程序是使得该决策回授均衡器程序接收该前授均衡器程序的该输出、并且基于该前授均衡器程序的该输出对该第二缓冲器程序提供输出的另一程序。

15.如权利要求13所述的方法，更包含：

将该零力边缘程序的至少部分该输出回授至该前授均衡器程序；

基于该零力边缘程序回授至该模拟连续时间均衡器程序的该输出来变更该模拟连续时间均衡器程序的至少一个连续时间均衡器特性；以及基于该零力边缘程序回授至该前授均衡器程序的该输出来变更该前授均衡器程序的至少一个前授均衡器特性。

16.如权利要求13所述的方法，更包含：

将该零力边缘程序的至少部分该输出回授至该前授均衡器程序；

首先基于该零力边缘程序回授至该模拟连续时间均衡器程序的该输出来变更该模拟连续时间均衡器程序的至少一个连续时间均衡器特性；

接着变更与该前授均衡器程序的第一分支相关联的值；以及接着变更与该前授均衡器程序的一或多个各别一或多个后续分支相关联的一或多个值，未进一步变更该至少一个连续时间均衡器特性，也未进一步变更与该前授均衡器程序的该第一分支相关联的该值，其中，与该前授均衡器程序的该一或多个各别一或多个后续分支相关联的该一或多个值的该变更未对该零力边缘程序的该输出作出回应。

17.一种上有储存计算机可读指令的计算机可读储存装置，所述计算机可读指令在受计算机执行时，实施：接收形式为模拟信号的数据；

将所接收数据套用至模拟连续时间均衡器程序；

将该模拟连续时间均衡器程序的输出套用至模拟数字转换器程序；

将该模拟数字转换器程序的输出套用至前授均衡器程序；

在第一缓冲器程序中撷取该前授均衡器程序的输出；

将该第一缓冲器程序的输出套用至内插程序；

在第二缓冲器程序中撷取下列其中一者：a)该前授均衡器程序的输出；及b)以该前授均衡器程序的该输出为基础的另一程序的输出；

将该内插程序的输出套用至零力边缘程序；

将该第二缓冲器程序的输出套用至该零力边缘程序；以及将该零力边缘程序的至少部分输出回授至该模拟连续时间均衡器程序。

18.如权利要求17所述的计算机可读储存装置，其中，所述计算机可读指令在受该计算机执行时，进一步实施决策回授均衡器程序，该决策回授均衡器程序是使得该决策回授均衡器程序接收该前授均衡器程序的该输出、并且基于该前授均衡器程序的该输出对该第二缓冲器程序提供输出的另一程序。

19.如权利要求17所述的计算机可读储存装置，其中，所述计算机可读指令在受该计算机执行时，进一步实施：将该零力边缘程序的至少部分该输出回授至该前授均衡器程序；

基于该零力边缘程序回授至该模拟连续时间均衡器程序的该输出来变更该模拟连续时间均衡器程序的至少一个连续时间均衡器特性；以及基于该零力边缘程序回授至该前授均衡器程序的该输出来变更该前授均衡器程序的至少一个前授均衡器特性。

20.如权利要求17所述的计算机可读储存装置，其中，所述计算机可读指令在受该计算机执行时，进一步实施：将该零力边缘程序的至少部分该输出回授至该前授均衡器程序；

首先基于该零力边缘程序回授至该模拟连续时间均衡器程序的该输出来变更该模拟连续时间均衡器程序的至少一个连续时间均衡器特性；

接着变更与该前授均衡器程序的第一分支相关联的值；以及接着变更与该前授均衡器程序的一或多个各别一或多个后续分支相关联的一或多个值，未进一步变更该至少一个连续时间均衡器特性，也未进一步变更与该前授均衡器程序的该第一分支相关联的该值，其中，与该前授均衡器程序的该一或多个各别一或多个后续分支相关联的该一或多个值的该变更未对该零力边缘程序的该输出作出回应。

说明书

将取样内插用于可调均衡器调适的系统、方法及软件程序

技术领域

[0001] 在以给定鲍率(每符号传输间隔取样一次)取样数据的现有数字接收器中，没有可根据最佳零力边缘「( ZFE」)收敛(或锁定)准则用于调适模拟连续时间均衡器「( CTE」)及/或前授均衡器(「FFE」)的中间时间信息。

[0002] 本发明的各项具体实施例解决产生可用于驱动ZFE调适的中间时间信息的问题。再者，本发明的各项具体实施例通过就ZFE收敛(或锁定)准则启用使用者指定的峰化过度及/或峰化不足(即可组配均衡器调协)来提升灵活性。

背景技术

[0003] T.Toifl等人(“Low Complexity Adaptive Equalization for High-Speed Chip-to-Chip Communication Paths by Zero-Forcing of Jitter Components”,IEEE Trans.Commun.vol.54,no.9,Sept2006pp.1554-57)说明通过调适前授均衡器零施力抖动组件的概念。

[0004] 亦已应用此概念来调适模拟输入/输出(「I/O」)核心设计中的接收器峰化放大器(其将类似功能实现为FFE后标(postcursor))、及(多个)FFE前标(precursor)/(多个)后标两者。这些模拟设计中可有专用的「边缘路径」取样器，其取样「抖动组件」或边缘符号间干扰(「ISI」)。数字I/O核心(其仅在数据取样点才取样)中遗漏此边缘ISI样本。

发明内容

[0005] 如上所述，数字I/O核心中遗漏边缘ISI样本。本发明的各项具体实施例通过在鲍率取样数字接收器的背景中产生可用于驱动调适(例如连续时间均衡器调适及/或前授均衡器调适)的中间时间信息来克服此问题。

[0006] 在一项具体实施例中，提供一种系统，其包含：模拟连续时间均衡器，该模拟连续时间均衡器乃组配成用来获得形式为模拟信号的数据；与该模拟连续时间均衡器操作性连通的模拟数字转换器，该模拟数字转换器乃组配成用来自该模拟连续时间均衡器接收输出；与该模拟数字转换器操作性连通的前授均衡器，该前授均衡器乃组配成用来自该模拟数字转换器接收输出；与该前授均衡器操作性连通的第一缓冲器，该第一缓冲器乃组配成用来撷取该前授均衡器的输出；与该第一缓冲器操作性连通的内插器，该内插器乃组配成用来自该第一缓冲器接收输出；第二缓冲器，该第二缓冲器乃组配成用来撷取下列其中一者：(a)经由与该前授均衡器操作性连通的该前授均衡器的该输出；及(b)基于该前授均衡器的该输出的数据；与该内插器、该第二缓冲器及该模拟连续时间均衡器操作性连通的零力边缘计算器，该零力边缘计算器乃组配成用来接收来自该内插器的输出、及来自该第二缓冲器的输出，该零力边缘计算器乃进一步组配成用来将连续时间均衡器调适数据回授至该模拟连续时间均衡器；其中通过该零力边缘计算器回授至该模拟连续时间均衡器的该连续时间均衡器调适数据乃至少部分基于来自该内插器及该第二缓冲器的该输出。

[0007] 在另一具体实施例中，提供一种方法，其包含：接收形式为模拟信号的数据；将该所接收数据套用至模拟连续时间均衡器程序；将该模拟连续时间均衡器程序的输出套用至模拟数字转换器程序；将该模拟数字转换器程序的输出套用至前授均衡器程序；在第一缓冲器程序中撷取该前授均衡器程序的输出；将该第一缓冲器程序的输出套用至内插程序；在第二缓冲器程序中撷取下列其中一者：(a)该前授程序的输出；及(b)以该前授程序的该输出为基础的另一程序的输出；将该内插程序的输出套用至零力边缘程序；将该第二缓冲器程序的输出套用至该零力边缘程序；以及将该零力边缘程序的至少部分输出回授至该模拟连续时间均衡器程序。

[0008] 在另一具体实施例中，提供一种上有储存计算机可读指令的计算机可读储存装置，所述计算机可读指令在受计算机执行时，实施：接收形式为模拟信号的数据；将该所接收数据套用至模拟连续时间均衡器程序；将该模拟连续时间均衡器程序的输出套用至模拟数字转换器程序；将该模拟数字转换器程序的输出套用至前授均衡器程序；在第一缓冲器程序中撷取该前授均衡器程序的输出；将该第一缓冲器程序的输出套用至内插程序；在第二缓冲器程序中撷取下列其中一者：(a)该前授程序的输出；及(b)以该前授程序的该输出为基础的另一程序的输出；将该内插程序的输出套用至零力边缘程序；将该第二缓冲器程序的输出套用至该零力边缘程序；以及将该零力边缘程序的至少部分输出回授至该模拟连续时间均衡器程序。

附图说明

[0009] 图式仅是为了说明性目的而提供，并非必然按照比例代表本发明的实际实施例。

[0010] 图1根据本发明的一实施例，展示提供一例示实作态样的数字接收器系统的方块图。

[0011] 图2A根据本发明的一实施例展示例示分数延迟内插器频率响应的曲线图，而图2B展示用于图2A的曲线图的对应的例示六阶分数延迟内插多项式。

[0012] 图3A及图3B根据本发明的一具体实施例展示一种方法的方块图。

[0013] 图4根据本发明的一实施例，展示提供一例示实作态样的数字接收器系统的方块图。

[0014] 图5根据本发明的一实施例，展示提供一例示实作态样的数字接收器系统的方块图。

[0015] 图6展示仿真结果的曲线图(绘示就已知边缘数据(参考)及创新的内插边缘数据两者找到的峰化放大器设定)。

[0016] 图7根据本发明的一具体实施例展示分数延迟内插器多项式查询表的一实施例。

[0017] 图8根据本发明的一实施例，展示提供一例示实作态样的数字接收器系统的方块图。

[0018] 图9A及图9B根据本发明的一具体实施例展示一种方法的方块图。

[0019] 主要组件符号说明

[0020] 100      数位接收器

[0021] 102      接收器组件

[0022] 104      CTE

[0023] 106      模拟数字转换器

[0024] 108      FFE

[0025] 110      快照缓冲器

[0026] 112      内插器

[0027] 114      ZFE

[0028] 116      快照缓冲器

[0029] 201      曲线图

[0030] 203      六阶分数延迟内插多项式

[0031] 301～325 程序块

[0032] 401      集成电路

[0033] 401A     韧体

[0034] 501      计算机

[0035] 501A     处理器

[0036] 501B     存储器

[0037] 601      曲线图

[0038] 701      分数内插器多项式查询表

[0039] 800      数位接收器

[0040] 802      接收器组件

[0041] 804      CTE

[0042] 806      ADC

[0043] 808      FFE

[0044] 810      快照缓冲器

[0045] 812      内插器

[0046] 814      ZFE

[0047] 816      快照缓冲器

[0048] 818      DFE

[0049] 901～925 程序块。

具体实施方式

[0050] 本发明的一项具体实施例系关于将取样内插用于可调均衡器调适的系统。本发明的另一具体实施例系关于将取样内插用于可调均衡器调适的方法。本发明的另一具体实施例系关于将取样内插用于可调均衡器调适的软件程序。

[0051] 本发明的各项具体实施例乃基于观测抖动组件的零施力均等于使肇因于数据位、并且在边缘交越位置例如(离数据位)延迟1.5个单位间隔(「UI」)出现的ISI去相关。

[0052] 在各项具体实施例中，延迟1.5个单位间隔的中间取样定位数据乃是透过套用至所取样数据(即模拟数字转换后收到的数据)的内插多项式来估测。所取样数据乃是以所具时间周期「T」与FS＝1.0/T样本/秒的ADC取样率对应的离散单位间隔来测量。

[0053] 使通过内插多项式所运算的1.5UI远之ISI去相关存在某些优点。随着ISI的时间延迟愈来愈大，得以降低通过内插多项式加入信号的ISI，这是因为内插多项式系数自多项式中央延迟以超越+-1的单位样本幅度快速衰减。举进一步说明此点的一特定实施例来说，一阶线性线性内插多项式具有达到0.5UI中央延迟的系数{0.5,0.5}，而且自此中央延迟移除+-1个单位样本的多项式分支权重为0。在绘示透过一阶内插器改良准确度的内插多项式的另一特定实施例中，使用以1/2UI的内插延迟将FS/3的设计带宽定目标6阶内插多项式。此设计频率(与诸如FS/4或FS/8的更低设计带宽截然不同)降低因内插多项式所致延迟为
1.5UI远的不希望的ISI，同时仍充分低于FS/2的尼奎斯特取样频率而使设计达到准确的6阶内插多项式。以比0.5UI更小的内插延迟，有可能定标比FS/3更大的设计带宽，同时仍使用6阶内插多项式。特别的是，离数字化样本具有诸如1/32UI的非常小内插延迟的多项式可具有趋近尼奎斯特取样率FS/2的内插带宽(如图2A所示，下文有更详细的论述)。

[0054] 在一项实施例中，套用内插多项式数组以根据离数字化样本的估测边缘延迟来改变内插延迟。在另一实施例中，可调峰化乃通过补偿所估测边缘延迟来达成(让使用者能够相较于零力边缘收敛(或锁定)准则得到更大、更小或均等的峰化)。

[0055] 现请参阅图1，其展示根据本发明的一项具体实施例，提供一例示实作态样的数字接收器系统的方块图。在这项具体实施例中，(经由建立用于驱动CTE与FFE后标的ZFE调适的估测边缘样本)提供用以支持ZFE调适的鲍率内插。此鲍率内插搭配ZFE使用时充分准确，这是因为ZFE以如上所述离源数据1.5UI远的延迟对ISI起反应。结果是，当受驱动偏离鲍率取样数据(即以鲍率经受模拟数字转换的数据)时，可用足够的准确度来实施延迟内插器。

[0056] 仍请参阅图1，提供的是数字接收器100(其举例而言，可实施为专用集成电路(「IC」)芯片、场式可程序化闸极数组(「FPGA」)、或特定应用集成电路「( ASIC」))。数字接收器100包括接收器组件(「RX」)102，其接收模拟数据，并且将所接收模拟数据输出至CTE104(运作为峰化放大器)。CTE 104接着对模拟数字转换器「( ADC」)106提供输出。该ADC进而输出驱动FFE 108的数字数据。FFE 108提供快照缓冲器110中周期性撷取的循序输出样本(例如：8位样本)。将快照缓冲器110中的样本提供至内插器112，其使用最佳分数延迟内插多项式进行样本的内插。在一项实施例中，对于自正规化频率0至最小FS/3的平坦频率响应，设计分数延迟内插多项式(下文有详述，图2A及图2B提供分数延迟内插多项式的特定实施例)。经由将样本自快照缓冲器110套用至分数延迟内插多项式，在内插器112中建立已内插样本(代表估测的「边缘」信息)。

[0057] 各已内插边缘样本一旦经过运算，便对ZFE 114提供各已内插边缘样本。对ZFE 114提供的还有来自快照缓冲器116的数据值，该快照缓冲器在其输入处接收来自FFE 108且提供至快照缓冲器110的相同循序输出样本。

[0058] 仍请参阅图1，注意到的是，对ZFE 114提供的各已内插边缘样本(来自内插器112)乃根据习知的ZFE收敛(或锁定)准则，以1.5单位间隔远的数据(来自快照缓冲器116)予以去相关。再者，在一项实施例中，该调适通过如下两阶段程序使CTE与FFE达成联合等化：(1)首先，调适CTE峰化设定，直到CTE峰化设定收敛至ZFE收敛(或锁定)准则(即与1.5单位间隔远的数据位去相关的边缘ISI)为止；以及(2)其次，调适FFE后标使其符合ZFE收敛(或锁定)准则。由于FFE一般比峰化放大器具有细很多的分辨率，FFE后标上的ZFE锁定的第二级可视为微调等化，而CTE则可视为粗调等化。

[0059] 现请参阅图2A，根据本发明的一实施例，所示为例示分数延迟内插器频率响应的曲线图201(如图所示，曲线图201的x轴是「正规化频率」且曲线图201的y轴是「|H|(dB)」。再者，图2B展示用于图2A的曲线图的一组对应的例示六阶分数延迟内插多项式203。如图2B所示，这项实施例的分数延迟内插多项式乃是6阶、或7分支多项式。在一项特定实施例中，17组分数延迟内插多项式乃用于按照1.0/32单位间隔的步级自0改为0.5单位间隔的一系列分数延迟。

[0060] 给定通道上使用的延迟进而乃相对于取样数据而推导自估测的边缘位置。估测的边缘位置可通过使用容易的习知封闭式回路早期/晚期相位检测器设备来找出。在这种方法中，若有提供已内插边缘及检测到的数据信息，则多项式内插延迟改变，直到习知的早期/晚期相位检测器平均输出等量的早期/晚期测定结果为止。在使用决策回授均衡器的一具体实施例中，边缘位置可使用开放式回路技巧，基于第一决策回授等化分支值来估测，其可使用习知技巧来独立推导。举说明性实施例来说，第一决策回授等化分支可具有0的正规化值，表示估测边缘交越需要0.5的内插延迟，或可具有1.0的内插延迟，表示估测边缘交越需要0的内插延迟，或可具有介于0与1.0之间的正规化值，表示估测边缘交越需要介于0到0.5之间的内插延迟。第一决策回授分支值「h1」对边缘延迟的线性关系可接着用于估测边缘延迟，并且随后选择对应于所估测延迟的适当内插多项式，具体而言：

[0061] 所估测边缘延迟＝h1*k

[0062] 其中常数「k」乃是由使用者选择以优化所估测边缘延迟的准确度。

[0063] 现请参阅图3A及图3B，其根据本发明的一具体实施例展示一种方法的方块图。如图3A及图3B所示，该方法包含：于程序块301-接收形式为模拟信号的数据；于程序块303-将该所接收数据套用至模拟连续时间均衡器程序；于程序块305-将该模拟连续时间均衡器程序的输出套用至模拟数字转换器程序；于程序块307-将该模拟数字转换器程序的输出套用至前授均衡器程序；于程序块309-周期性在第一缓冲器程序中撷取该前授均衡器程序的输出；于程序块311-将该第一缓冲器程序的输出套用至内插程序；于程序块315-周期性在第二缓冲器程序中撷取前授均衡器程序的输出；于程序块317-将该内插程序的输出套用至零力边缘程序；于程序块319-将该第二缓冲器程序的输出套用至该零力边缘程序；于程序块321-将该零力边缘程序的输出回授至该连续时间均衡器程序及该前授均衡器程序；于程序块323-基于该零力边缘程序回授至该连续时间均衡器程序的该输出来变更该连续时间均衡器程序的至少一个连续时间均衡器特性；以及于程序块325-基于该零力边缘程序回授至该前授均衡器程序的该输出来变更该前授均衡器程序的至少一个前授均衡器特性。在一项特定实施例中，程序块309的第一缓冲器程序、及程序块311的内插程序乃各与程序块315的第二缓冲器程序并行实行(其中程序块317与319的ZFE程序乃在对应的边缘样本与数据样本上进行操作)。

[0064] 现请参阅图4，其展示根据本发明的一具体实施例，提供一例示实作态样的数字接收器系统的方块图。如图4所示，集成电路(「IC」)401接收输入模拟数据(诸如图1的RX 102所接收的模拟数据类型)，并且提供输出数据。在一项特定实施例中，集成电路401可组配成用来通过实施搭配图1所述类型的组件来操作。在另一特定实施例中，集成电路401可包括韧体401A。在另一特定实施例中，集成电路401可接收使用者输入。(例如：经由键盘、鼠标、及/或任何其它合适的用户接口(例如：与显示器相关联的图形用户接口)。)此使用者输入可允许使用者改变内插器延迟位移(从而让使用者能够得到比标准ZFE算法更多或更少的峰化，下文有更详细的论述)。

[0065] 现请参阅图5，其展示根据本发明的一具体实施例，提供一例示实作态样的数字接收器系统的方块图。如图5所示，计算机501接收输入模拟数据(诸如图1的RX 102所接收的模拟数据类型)，并且提供输出数据。在一项特定实施例中，计算机501可组配成用来通过实施搭配图1所述类型的组件来操作。在另一特定实施例中，计算机501可包括处理器(例如：CPU)501A与存储器501B(两者操作性连通)。存储器501B可以是包括计算机可读指令(或处理器可读指令)的计算机可读媒体，所述计算机可读指令在受处理器501A执行时，实施所需功能。在另一特定实施例中，存储器501B可以是硬件装置(诸如固态存储器、或光学存储器装置、或磁性存储器装置)。在另一特定实施例中，计算机501可接收用户输入(例如：经由键盘、鼠标、及/或任何其它合适的用户接口(例如：与显示器相关联的图形用户接口))。再次地，使用者输入可允许使用者改变内插器延迟位移(从而让使用者能够得到比标准ZFE算法更多或更少的峰化，下文有更详细的论述)。再者，计算机501可对显示器及/或打印机其中的一或多者提供输出(及/或自其将输入收回)。

[0066] 现请参阅图6，所提供的是展示模拟结果的零力均衡器CTE与信道损耗关系的曲线图601(绘示就已知边缘数据(参考)及创新的内插边缘数据两者找到的峰化放大器设定)。如所示，曲线图601的x轴是信道损耗，而曲线图601的y轴是ZFE锁定步骤(1..12)。标示为「A」的迹线为参考「理想边缘」，且标示为「B」的迹线为内插(无延迟位移)，而标示为「C」的迹线为内插(延迟位移2/32单位间隔)。在这项实施例中，相较于已知边缘解决方案，内插值的使用导致低大约2dB的套用峰化。此偏差可通过以2/32单位间隔补偿所估测边缘位置内插器延迟来因应。这导致就已知边缘与内插边缘两种技巧所找出的类似峰化(在这项实施例中，在+-1峰化放大器步级、或大约+-1dB准确度内)。

[0067] 如本文中所述，提供使用零力边缘机制的动态峰化控制「( DPC」)，其尝试使EDGE位置的ISI降到最小。零力边缘算法使用DATA与EDGE两样本。然而，取样系统仅撷取DATA样本。EDGE样本乃使用在一项特定实施例中模型化为6阶多项式的内插函数来运算：

[0068]

[0069] 其中n的有效范围(在这项实施例中)是3到12，有样本大小(0:15)为16的快照撷取。内插(在这项实施例中)的系数值乃是以图7的分数内插器多项式查询表701中的INT[i]来展示。

[0070] 现请参阅图8，其展示根据本发明的一项具体实施例，提供一例示实作态样的数字接收器系统的方块图。这项具体实施例类似于图1的具体实施例，另增决策回授均衡器(「DFE」)818。图8的这项具体实施例按另一种方式采用与图1的具体实施例类似的方式操作。更具体地说，图8的这项具体实施例利用数字接收器800(其举例而言，可实施为专用IC芯片，如FPGA，或如ASIC)。数字接收器800包括接收器组件(「RX」)802，其接收模拟数据，并且将所接收模拟数据输出至CTE 804(运作为峰化放大器)。CTE 804接着对ADC 806提供输出。
该ADC进而输出驱动FFE 808的数字数据。FFE 808提供快照缓冲器810中周期性撷取的循序输出样本(例如：8位样本)。将快照缓冲器810中的样本提供至内插器812，其使用最佳分数延迟内插多项式进行样本的内插。

[0071] 各已内插边缘样本一旦经过运算，便对ZFE 814提供各已内插边缘样本。对ZFE 814提供的还有来自快照缓冲器816的数据值(将来自DFE 818的数据值馈入快照缓冲器
816，该快照缓冲器在其输入处接收来自FFE 108且提供至快照缓冲器110的相同循序输出样本)。

[0072] 现请参阅图9A及图9B，其根据本发明的一具体实施例展示一种方法的方块图。如图9A及图9B所示，该方法包含：于程序块901-接收形式为模拟信号的数据；于程序块903-将该所接收数据套用至模拟连续时间均衡器程序；于程序块905-将该模拟连续时间均衡器程序的输出套用至模拟数字转换器程序；于程序块907-将该模拟数字转换器程序的输出套用至前授均衡器程序；于程序块909-周期性在第一缓冲器程序中撷取该前授均衡器程序的输出；于程序块911-将该第一缓冲器程序的输出套用至内插程序；于程序块913-将该前授均衡器程序的该输出套用至决策回授均衡器程序；于程序块915-周期性在第二缓冲器程序中撷取该决策回授均衡器程序的输出；于程序块917-将该内插程序的输出套用至零力边缘程序；于程序块919-将该第二缓冲器程序的输出套用至该零力边缘程序；于程序块921-将该零力边缘程序的输出回授至该连续时间均衡器程序及该前授均衡器程序；于程序块923-基于该零力边缘程序回授至该连续时间均衡器程序的该输出来变更该连续时间均衡器程序的至少一个连续时间均衡器特性；以及于程序块925-基于该零力边缘程序回授至该前授均衡器程序的该输出来变更该前授均衡器程序的至少一个前授均衡器特性。在一项特定实施例中，程序块909的第一缓冲器程序、及程序块911的内插程序乃各与程序块913的DFE程序、及程序块915的第二缓冲器程序并行实行(其中程序块917与919的ZFE程序乃在对应的边缘样本与数据样本上进行操作)。

[0073] 在一项特定实施例中，FFE输出样本后面跟着任意长度的DFE。在另一特定实施例中，FFE输出样本后面跟着最大概度序列估测器「( MLSE」)，其在一些接收器具体实施例中亦可用于取代DFE功能。

[0074] 再者，本发明的各项具体实施例添增新灵活性尺寸，通过改变内插器延迟位移(从而让使用者能够得到比标准ZFE算法更多或更少的峰化)，超越习知的ZFE调适算法(其典型为仅能够找出使边缘ISI去相关的峰化设定)。本发明的此类具体实施例的额外灵活性可增强某些通道条件下的效能(例如：比习知ZFE更多或更少峰化一般会使系统效能更好)。

[0075] 如本文中所述，所示鲍率内插能够透过0到0.5单位间隔的内插延迟，在损耗范围自10dB耗至35dB的通道上，使用6阶多项式内插器，驱使ZFE调适的峰化准确度落在约+-1db内。在一项实施例中，损耗更低的通道最不可能出现，这是因为低损耗通道上将会刻意限制接收器前端(在这项实施例中)的带宽，以支持鲍率频率与数据复原(「CDR」)操作，其典型在通道中需要带宽限制才能正确作用。

[0076] 在另一实施例中，内插多项式可用于以离各取样点大约+-0.125单位间隔的早期/晚期扫出，来驱动动态数据定心(「DDC」)算法。在此一算法中，时间位移数据样本乃使用内插多项式来估测，而不是边缘样本。控制方法可接着将早期/晚期内插数据样本与取样的数据作比较，以判定适当的取样时序，并且提早或延后适度调整取样时序，而使用所属技术领域已知的习知方法得到所欲的定心取样点。

[0077] 如本文中所述，可用软件、轫体、硬件、或其任何组合来实施各项具体实施例。在一项特定实施例中，韧体可与能经编程而将装置(例如：FPGA或ASIC)的组态变更的硬件装置相关联。

[0078] 在另一实施例中，可将本文所述的实体实作态样及方法套用至嵌入式及/或实时应用。

[0079] 如本文中所述，可在模拟、混合信号设计及通讯技术的背景中使用各项具体实施例。

[0080] 如本文中所述，各项具体实施例可在ADC前利用至少某阶的反频迭滤波器(低通滤波)。一般而言，应用信道、接收器电子器件、及CTE自动提供值足够的低通滤波。在一项特定实施例中，本发明的一具体实施例提供数字接收器，其将「带宽限制」功能加入接收器前端以提供充分的低通滤波，而使鲍率CDR能可靠地运作。此「带宽限制」功能亦提升多项式内插的准确度，使得在数字接收器的实务应用中，ADC前的反频迭总是会充分到使内插多项式可以产生充分准确的结果来驱动峰化放大器及FFE调适(在一项特定实施例中，不可利用「无限带宽」)。

[0081] 于本文中说明时，提供一种方法，用于接收形式为模拟信号的数据；在所接收数据上进行模拟连续时间均衡器程序；在模拟连续时间均衡器程序的输出上进行模拟数字转换器程序；在模拟数字转换器程序的输出上进行前授均衡器程序；在第一缓冲器程序中，周期性撷取前授均衡器程序的输出；在第一缓冲器程序的输出上进行内插程序；在前授均衡器程序的输出上进行决策回授均衡器程序；在第二缓冲器程序中周期性撷取决策回授均衡器程序的输出；在(a)内插程序的输出、及(b)第二缓冲器程序的输出上进行零力边缘程序；以及将零力边缘程序的输出回授至(a)模拟连续时间均衡器程序、及(b)前授均衡器程序。

[0082] 可运用各种机制来判断要用于运算已内插边缘的是哪种内插延迟多项式。在一项实施例中，可使用称为「早期/晚期」相位检测器的习知技巧来使已内插边缘与已译码数据产生相关性，以找出合适的内插多项式。当然，可使用任何其它合适的技巧来判定要用于运算已内插边缘的是哪种内插延迟多项式，诸如基于第一决策回授分支值的开放式回路估测方法等。

[0083] 在一项具体实施例中，FFE乃受限于单一后标。在另一具体实施例中，可提供具有二或更多个后标的前授均衡器(「FFE2+」)，其中控制方法首先调适峰化放大器(或CTE)，然后通过变更前授均衡器的第一分支来调适前授均衡器(受限于单一后标的FFE调适)。这项实施例接着关断内插器为基的峰化放大器/FFE第一分支调适，而本方法则以可调适方式等化一或多个其余FFE分支(即第一分支后继的一或多个分支)。

[0084] 在另一具体实施例中，可对一或多个FFE前标分支提供调适(在一项特定实施例中，与常见的鲍率频率复原技巧交互作用可能妨碍第一前标的调适，但可调适第二前标)。

[0085] 在另一具体实施例中，装置(例如：IC、FPGA、或ASIC)可组配成用来实行本文中所揭示的任何(一个)程序。

[0086] 在另一具体实施例中，提供一种系统，其包含：模拟连续时间均衡器，该模拟连续时间均衡器乃组配成用来获得形式为模拟信号的数据；与该模拟连续时间均衡器操作性连通的模拟数字转换器，该模拟数字转换器乃组配成用来自该模拟连续时间均衡器接收输出；与该模拟数字转换器操作性连通的前授均衡器，该前授均衡器乃组配成用来自该模拟数字转换器接收输出；与该前授均衡器操作性连通的第一缓冲器，该第一缓冲器乃组配成用来撷取该前授均衡器的输出；与该第一缓冲器操作性连通的内插器，该内插器乃组配成用来自该第一缓冲器接收输出；第二缓冲器，该第二缓冲器乃组配成用来撷取下列其中一者：(a)经由与该前授均衡器操作性连通的该前授均衡器的该输出；及(b)基于该前授均衡器的该输出的数据；与该内插器、该第二缓冲器及该模拟连续时间均衡器操作性连通的零力边缘计算器，该零力边缘计算器乃组配成用来接收来自该内插器的输出、及来自该第二缓冲器的输出，该零力边缘计算器乃进一步组配成用来将连续时间均衡器调适数据回授至该模拟连续时间均衡器；其中通过该零力边缘计算器回授至该模拟连续时间均衡器的该连续时间均衡器调适数据乃至少部分基于来自该内插器及该第二缓冲器的该输出。

[0087] 在一项实施例中，该系统更包含决策回授均衡器，该决策回授均衡器乃与该前授均衡器及该第二缓冲器操作性连通，该决策回授均衡器乃组配成用来接收该前授均衡器的该输出，并且基于该前授均衡器的该输出对该第二缓冲器提供该数据。

[0088] 在另一实施例中，该系统包含集成电路，并且该模拟连续时间均衡器、该模拟数字转换器、该前授均衡器、该第一缓冲器、该内插器、该决策回授均衡器、该第二缓冲器、及该零力边缘计算器各包含该集成电路的硬件。

[0089] 在另一实施例中，该集成电路包含一FPGA及一ASIC其中一者。

[0090] 在另一实施例中，该系统更包含：包含硬件的处理器；以及储存计算机可读指令的存储器，所述计算机可读指令在受该处理器执行时，实施该模拟连续时间均衡器、该模拟数字转换器、该前授均衡器、该第一缓冲器、该内插器、该决策回授均衡器、该第二缓冲器、及该零力边缘计算器的各者。

[0091] 在另一实施例中，该系统更包含一接收器组件，该接收器组件乃组配成用来自该系统的外侧接收数据，并且对该模拟连续时间均衡器提供该所接收数据。

[0092] 在另一实施例中，该系统包含集成电路，并且该接收器包含该集成电路的硬件。

[0093] 在另一实施例中，该模拟连续时间均衡器乃进一步组配成用来进行峰化放大器程序。

[0094] 在另一实施例中，该前授均衡器的该输出乃是形式为循序输出样本的数据。

[0095] 在另一实施例中，该内插器乃进一步组配成用来使用多个最佳分数延迟内插多项式。

[0096] 在另一实施例中，该模拟连续时间均衡器的至少一个连续时间均衡器特性乃基于回授至该模拟连续时间均衡器的该连续时间均衡器调适数据而变更。

[0097] 在另一实施例中：该零力边缘计算器乃与该前授均衡器操作性连通，并且该零力边缘计算器乃进一步组配成用来将前授均衡器调适资料回授至该前授均衡器；通过该零力边缘计算器回授至该前授均衡器的该前授均衡器调适数据乃至少部分基于来自该内插器及该第二缓冲器的该输出；以及该前授均衡器的至少一个前授均衡器特性乃基于回授至该前授均衡器的该前授均衡器调适数据而变更。

[0098] 在另一具体实施例中，提供一种方法，其包含：接收形式为模拟信号的数据；将该所接收数据套用至模拟连续时间均衡器程序；将该模拟连续时间均衡器程序的输出套用至模拟数字转换器程序；将该模拟数字转换器程序的输出套用至前授均衡器程序；在第一缓冲器程序中撷取该前授均衡器程序的输出；将该第一缓冲器程序的输出套用至内插程序；在第二缓冲器程序中撷取下列其中一者：(a)该前授程序的输出；及(b)以该前授程序的该输出为基础的另一程序的输出；将该内插程序的输出套用至零力边缘程序；将该第二缓冲器程序的输出套用至该零力边缘程序；以及将该零力边缘程序的至少部分输出回授至该模拟连续时间均衡器程序。

[0099] 在一项实施例中，该方法更包含决策回授均衡器程序，该决策回授均衡器程序乃是使得该决策回授均衡器程序接收该前授均衡器程序的该输出、并且基于该前授程序的该输出对该第二缓冲器程序提供输出的另一程序。

[0100] 在另一实施例中，该方法更包含：将该零力边缘程序的至少部分该输出回授至该前授均衡器程序；基于该零力边缘程序回授至该模拟连续时间均衡器程序的该输出来变更该模拟连续时间均衡器程序的至少一个连续时间均衡器特性；以及基于该零力边缘程序回授至该前授均衡器程序的该输出来变更该前授均衡器程序的至少一个前授均衡器特性。

[0101] 在另一实施例中，该方法更包含：将该零力边缘程序的至少部分该输出回授至该前授均衡器程序；首先基于该零力边缘程序回授至该模拟连续时间均衡器程序的该输出来变更该模拟连续时间均衡器程序的至少一个连续时间均衡器特性；接着变更与该前授均衡器程序的第一分支相关联的值；以及接着变更与该前授均衡器程序的一或多个各别一或多个后续分支相关联的一或多个值，未进一步变更该至少一个连续时间均衡器特性，也未进一步变更与该前授均衡器程序的该第一分支相关联的该值，其中与该前授均衡器程序的该一或多个各别一或多个后续分支相关联的该一或多个值的该变更未对该零力边缘程序的该输出作出回应。

[0102] 在另一具体实施例中，提供一种上有储存计算机可读指令的计算机可读储存装置，所述计算机可读指令在受计算机执行时，实施：接收形式为模拟信号的数据；将该所接收数据套用至模拟连续时间均衡器程序；将该模拟连续时间均衡器程序的输出套用至模拟数字转换器程序；将该模拟数字转换器程序的输出套用至前授均衡器程序；在第一缓冲器程序中撷取该前授均衡器程序的输出；将该第一缓冲器程序的输出套用至内插程序；在第二缓冲器程序中撷取下列其中一者：(a)该前授程序的输出；及(b)以该前授程序的该输出为基础的另一程序的输出；将该内插程序的输出套用至零力边缘程序；将该第二缓冲器程序的输出套用至该零力边缘程序；以及将该零力边缘程序的至少部分输出回授至该模拟连续时间均衡器程序。

[0103] 在一项实施例中，所述计算机可读指令在受该计算机执行时，进一步实施决策回授均衡器程序，该决策回授均衡器程序乃是使得该决策回授均衡器程序接收该前授均衡器程序的该输出、并且基于该前授程序的该输出对该第二缓冲器程序提供输出的另一程序。

[0104] 在另一实施例中，所述计算机可读指令在受该计算机执行时，进一步实施：将该零力边缘程序的至少部分该输出回授至该前授均衡器程序；基于该零力边缘程序回授至该模拟连续时间均衡器程序的该输出来变更该模拟连续时间均衡器程序的至少一个连续时间均衡器特性；以及基于该零力边缘程序回授至该前授均衡器程序的该输出来变更该前授均衡器程序的至少一个前授均衡器特性。

[0105] 在另一实施例中，所述计算机可读指令在受该计算机执行时，进一步实施：将该零力边缘程序的至少部分该输出回授至该前授均衡器程序；首先基于该零力边缘程序回授至该模拟连续时间均衡器程序的该输出来变更该模拟连续时间均衡器程序的至少一个连续时间均衡器特性；接着变更与该前授均衡器程序的第一分支相关联的值；以及接着变更与该前授均衡器程序的一或多个各别一或多个后续分支相关联的一或多个值，未进一步变更该至少一个连续时间均衡器特性，也未进一步变更与该前授均衡器程序的该第一分支相关联的该值，其中与该前授均衡器程序的该一或多个各别一或多个后续分支相关联的该一或多个值的该变更未对该零力边缘程序的该输出作出回应。

[0106] 在另一实施例中，可按照任何所欲适当顺序来实行本文所述的任何步骤。

[0107] 尽管本发明已对照其各项具体实施例来具体展示并且说明，所属技术领域中具有通常知识者仍将了解的是，可施作前述及其它形式变更与细节而不会脱离本发明的精神及范畴。因此，用意在于本发明不受限于所述及所示的精准形式及细节，而是落于随附权利要求书的范畴内。另外，本文中所揭示的所有实施例用意在于说明，并非限制。