一种传输设备接口电路自检方法及其电路自检系统

摘要

本发明公开了一种传输设备接口电路自检方法，所述方法包括如下步骤：产生测试信号；使测试信号与线路信号分别输入双向总线收发器的不同控制端，并从与测试信号输入端相对应的输出端获得末端测试信号；使末端测试信号输入可编程逻辑器件，并在可编程逻辑器件内对末端测试信号进行锁相，若可编程逻辑器件内的锁相环失锁，则线路出现故障。本发明还公开了与方法相对应的电路自检系统。本发明能够在设备正常运行过程中实时检测出由系统时钟、双向总线收发器，可编程逻辑器件三个方面引起的硬件运行异常，在无数据传输时仍确保传输线路正常。

权利要求

1.一种传输设备接口电路自检方法，其特征在于，所述方法包括如下步骤：产生测试信号，所述测试信号是由晶体振荡器产生；

使测试信号与线路信号分别输入双向总线收发器的不同控制端，并从与测试信号输入端相对应的输出端获得末端测试信号；

使末端测试信号输入可编程逻辑器件，并在可编程逻辑器件内对末端测试信号进行锁相，若可编程逻辑器件内的锁相环失锁，则线路出现故障。

2.根据权利要求1所述的一种传输设备接口电路自检方法，其特征在于，所述测试信号为方波信号。

3.根据权利要求1所述的一种传输设备接口电路自检方法，其特征在于，所述可编程逻辑器件为FPGA。

4.根据权利要求1所述的一种传输设备接口电路自检方法，其特征在于，当线路出现故障时，对应的可编程逻辑器件会产生告警。

5.根据权利要求1所述的一种传输设备接口电路自检方法，其特征在于，所述双向总线收发器为两个或两个以上，并使测试信号依次通过两个或两个以上的双向总线收发器。

6.根据权利要求5所述的一种传输设备接口电路自检方法，其特征在于，使前一个双向总线收发器输出的中间测试信号通过复接的方式得到两路中间测试信号，其中一路中间测试信号输入下一个双向总线收发器，另一路中间测试信号输入可编程逻辑器件，通过前级中间信号与后级中间信号的告警状态来判断故障发生的位置。

7.根据权利要求6所述的一种传输设备接口电路自检方法，其特征在于，输入下一个双向总线收发器的中间测试信号为与测试信号同步的信号。

8.一种传输设备接口电路自检系统，其特征在于，所述系统包括如下装置：晶体振荡器，所述晶体振荡器用于产生测试信号；

双向总线收发器，所述双向总线收发器具有不同的控制端，以便于测试信号与线路信号分别输入双向总线收发器的不同控制端，并从与测试信号输入端相对应的输出端获得末端测试信号；

可编程逻辑器件，所述可编程逻辑器件在其内对末端测试信号进行锁相，若可编程逻辑器件内的锁相环失锁，则线路出现故障；

其中，晶体振荡器、双向总线收发器与可编程逻辑器件依次通信连接。

9.根据权利要求8所述的一种传输设备接口电路自检系统，其特征在于，所述双向总线收发器为两个或两个以上，且前一个双向总线收发器输出的中间测试信号通过复接的方式得到两路中间测试信号，其中一路中间测试信号的输入下一个双向总线收发器，另一路中间测试信号输入可编程逻辑器件，通过前级中间信号与后级中间信号的告警状态来判断故障发生的位置。

说明书

一种传输设备接口电路自检方法及其电路自检系统

技术领域

[0001] 本发明属于电路检测领域，尤其涉及一种传输设备接口电路自检方法及其电路自检系统。

背景技术

[0002] 当前在具有CPU平台的硬件设计中普遍设计有电路自检功能。目前主要的电路自检方法有以下两种：一种是CPU通过总线对外围芯片包括FPGA进行访问，若芯片读写正常则认为该芯片可以正常工作；另一种是在简单电路设计时，预先搭建可环回的测试通路，由CPU发送测试数据对通路进行校验。其中，第一种方法只能检测CPU与外围芯片间控制及数据传输是否正常，第二种方法仅适用于数据空闲时进行线路检测。而在传输设备的硬件电路设计时除了要对传输设备的接口是否能正常工作进行检测，还要确保传输线路信号的可靠性，所以以上自检方法对传输通路的检测均具有盲点跟局限性。

发明内容

[0003] 为了解决上述技术问题，本发明的目的在于提供一种能实现对板内传输线路实时完全检测的方法及系统。

[0004] 本发明为了解决上述技术问题所采用的技术方案如下：

[0005] 根据本发明的一方面，提供了一种传输设备接口电路自检方法，所述方法包括如下步骤：

[0006] 产生测试信号；

[0007] 使测试信号与线路信号分别输入双向总线收发器的不同控制端，并从与测试信号输入端相对应的输出端获得末端测试信号；

[0008] 使末端测试信号输入可编程逻辑器件，并在可编程逻辑器件内对末端测试信号进行锁相，若可编程逻辑器件内的锁相环失锁，则线路出现故障。

[0009] 作为本发明上述技术方案的可选方案，测试信号是由晶体振荡器产生。

[0010] 作为本发明上述技术方案的可选方案，所述测试信号为方波信号。

[0011] 作为本发明上述技术方案的可选方案，所述可编程逻辑器件为FPGA。

[0012] 作为本发明上述技术方案的进一步改进，当线路出现故障时，对应的可编程逻辑器件会产生告警。

[0013] 作为本发明上述技术方案的进一步改进，所述双向总线收发器为两个或两个以上，并使测试信号依次通过两个或两个以上的双向总线收发器。

[0014] 作为本发明上述技术方案的进一步改进，使前一个双向总线收发器输出的中间测试信号通过复接的方式得到两路中间测试信号，其中一路中间测试信号输入下一个双向总线收发器，另一路中间测试信号输入可编程逻辑器件，通过前级中间信号与后级中间信号的告警状态来判断故障发生的位置。

[0015] 作为本发明上述技术方案的进一步改进，输入下一个双向总线收发器的中间测试信号为与测试信号同步的信号。

[0016] 根据本发明的另一方面，提供了一种传输设备接口电路自检系统，其特征在于，所述系统包括如下装置：

[0017] 晶体振荡器，所述晶体振荡器用于产生测试信号；

[0018] 双向总线收发器，所述双向总线收发器具有不同的控制端，以便于测试信号与线路信号分别输入双向总线收发器的不同控制端，并从与测试信号输入端相对应的输出端获得末端测试信号；

[0019] 可编程逻辑器件，所述可编程逻辑器件在其内对末端测试信号进行锁相，若可编程逻辑器件内的锁相环失锁，则线路出现故障；

[0020] 其中，晶体振荡器、双向总线收发器与可编程逻辑器件依次通信连接。

[0021] 作为本发明上述技术方案的进一步改进，所述双向总线收发器为两个或两个以上，且前一个双向总线收发器输出的中间测试信号通过复接的方式得到两路中间测试信号，其中一路中间测试信号输入下一个双向总线收发器，另一路中间测试信号输入可编程逻辑器件，通过前级中间信号与后级中间信号的告警状态来判断故障发生的位置。

[0022] 本发明相对现有技术具有如下有益的技术效果：

[0023] 本发明的一种传输设备接口电路自检方法中，使测试信号与线路信号分别输入双向总线收发器的不同控制端，这样可以确保自检电路不受线路数据传输的影响；

[0024] 本发明的一种传输设备接口电路自检方法中，所述双向总线收发器可以为一个或若干个，并使前一个双向总线收发器输出的中间测试信号通过复接的方式得到两路中间测试信号，其中一路中间测试信号输入下一个双向总线收发器，另一路中间测试信号输入可编程逻辑器件，以判断此处的接口是否产生异常，从而通过这种层层锁相的方式可以检测不同硬件处的异常；

[0025] 本发明的一种传输设备接口电路自检方法中，输入下一个双向总线收发器的中间测试信号为与测试信号相同的信号，这样，当前驱动芯片发生故障时，不会影响之前硬件的定位检测；

[0026] 本发明的一种传输设备接口电路自检系统中，利用晶体振荡器做信号源可以检测硬件时钟是否正常，且双向总线收发器采用冗余设计，将测试信号与线路数据分离，从而检测芯片工作状态的同时又不影响正常线路数据的传输及控制，并且通过分级的测试信号可定位器件发生故障的位置。

附图说明

[0027] 图1为本发明一种传输设备接口电路自检方法的一个实施例的流程示意图；

[0028] 图2为本发明一种传输设备接口电路自检方法的一个实施例中所使用测试信号的示意图；

[0029] 图3为本发明一种传输设备接口电路自检系统的一个实施例的结构示意图；

[0030] 图4为本发明一种传输设备接口电路自检系统的一个实施例中晶体振荡器的电路示意图；

[0031] 图5为本发明一种传输设备接口电路自检系统的一个实施例中双向总线收发器的电路结构示意图；

[0032] 图6为本发明一种传输设备接口电路自检系统的一个实施例中可编程逻辑器件的实现锁相的原理示意图；

[0033] 图7为本发明一种传输设备接口电路自检系统的又一个实施例的电路示意图。

具体实施方式

[0034] 以下结合附图对本发明的具体实施例作进一步详细地说明。

[0035] 根据本发明一种传输设备接口电路自检方法的一个实施例，如图1所示，所述方法可以包括如下步骤：

[0036] 产生测试信号，优选地，测试信号可以由晶体振荡器产生，在本发明的各个实施例中，以Check_in表示测试信号。通常，每个电路系统里都有晶体振荡器，它可以给电路系统提供一个时钟频率，它所提供的时钟频率越高，电路系统的运行速度也就越快。并且，通常一个系统共用一个晶体振荡器，以便于各部分保持同步。同时，晶体振荡器可以与锁相环电路配合使用，以提供系统所需的时钟频率。这里，晶体振荡器所产生的时钟信号同时作为测试信号，这样不仅简化了电路结构还可以利用测试信号的同步性来判断某硬件位置处的异常。

[0037] 使测试信号与线路信号分别输入双向总线收发器的不同控制端，并从与测试信号输入端相对应的输出端获得末端测试信号。其中，双向总线收发器具有两个及以上的控制端子，每个控制端子分别具有独立的输入、输出端，不同控制端子之间的信号接收、发送以及信号流向相互独立。因此，可以确保自检电路不受线路数据传输的影响，也就是说，驱动芯片的正常线路信号传输与测试信号互不干扰。

[0038] 使末端测试信号输入可编程逻辑器件，并在可编程逻辑器件内对末端测试信号进行锁相，若可编程逻辑器件内的锁相环失锁，则线路出现故障。在本发明的各个实施例中，用Check_out来表示末端测试信号。其中，可编程逻辑器件作为一种通用集成电路产生的，它的逻辑功能可以按照用户对器件编程来确定。并且一般的可编程逻辑器的集成度很高，足以满足设计一般的数字系统的需要。在本方法中，可编程逻辑器被配置为具有锁相环的器件，从而通过锁相环是否失锁来判断线路是否出现故障。

[0039] 在上述实施例中，锁相环技术是实现相位自动控制的一门技术。锁相即相位锁定或者自动相位控制，其利用相位自动调节的方法实现两个信号的相位同步，锁相环就是完成这一任务的相位负反馈控制系统。锁相是促进信号之间的相位同步，从而促进锁相环的运行。锁相是使被控晶体振荡器的相位受标准信号或外来信号控制的一种技术，用来实现与外来信号相位同步，或跟踪外来信号的频率或相位。但是，一旦外来信号与标准信号相比出现过大的频率阶跃、过大的频率斜升或者过大的噪声干扰时，锁相环就会失锁，即锁相环既不锁定，也不跟踪环路所处的工作状态。优选地，锁相环中的标准信号与初始测试信号为同步信号。因此，经由晶体振荡器所产生的测试信号，当其一部分作为输出，另一部分通过分频与锁相环所产生的标准信号相比较时，若相位差产生较大变化或者频率产生较大阶跃时，锁相环则会失锁。同样地，经由双向总线收发器的末端测试信号与锁相环所产生的标准信号相比较时，若相位差产生较大变化或者频率产生较大阶跃时，锁相环也会失锁。从而通过锁相环是否失锁来判断线路是否出现故障，以及线路的哪个位置出现故障。优选地，当线路出现故障时，对应的可编程逻辑器件会产生告警。

[0040] 作为本发明上述实施例的优选实施方式，所述测试信号为方波信号，如图2所示，这是由于方波信号容易比较出阶跃的差别。因此，一旦图2所示的中间测试信号或者末端测试信号出现异常，此时可编程逻辑器件即会产生告警。

[0041] 作为本发明上述实施例的优选实施方式，所述可编程逻辑器件可以为FPGA。FPGA(Field－Programmable Gate Array)，即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程逻辑器件的基础上进一步发展的产物。它可以作为专用集成电路(ASIC)领域中的一种半定制电路，既能解决定制电路的不足，又能克服了原有可编程器件门电路数有限的缺点。因此，FPGA内可以配置有多个锁相环，从而可以为具有多个驱动芯片的电路系统的电路接口检测提供硬件基础。

[0042] 根据本发明的另一个实施例，其包括上述实施例的基本步骤，并在上述实施例的基础上作了一步改进，例如，所述双向总线收发器可以为两个或两个以上，并使测试信号依次通过两个或两个以上的双向总线收发器。为了能够精确定位硬件异常的位置，可以从测试信号的输出端分接出另一路测试信号，也就是以复接的方式分接出另一路信号以用来检测。因此优选地，使前一个双向总线收发器输出的中间测试信号通过复接的方式可以获得两路中间测试信号，且其中一路中间测试信号输入下一个双向总线收发器，另一路中间测试信号输入可编程逻辑器件，判断此处的接口是否产生异常。其中，在具有两个或两个以上驱动芯片的电路系统中，或者两个及两个以上的双向总线收发器的电路中，将从一个双向总线收发器输出并输入下一个双向总线收发器的测试信号定义为中间测试信号，用HardwareCheck表示。在本发明的各个实施例中，对于多个双向总线收发器依次信号连接的情况，分别用HardwareCheck0、HardwareCheck1、HardwareCheck2……HardwareCheckN来顺序表示中间测试信号。这样，若某个中间测试信号为异常，则输出这个中间测试信号的硬件或接口出现了异常。

[0043] 作为本发明上述实施例的进一步改进，输入下一个双向总线收发器的中间测试信号被设置为与测试信号同步的信号。这样，即使一个驱动芯片发生故障也不会影响之前硬件的定位检测。

[0044] 根据本发明一种传输设备接口电路自检系统的一个实施例，如图3所示，所述系统包括如下装置：

[0045] 晶体振荡器，所述晶体振荡器用于产生测试信号，所述测试信号优选为方波信号；

[0046] 双向总线收发器，所述双向总线收发器具有不同的控制端，以便于测试信号与线路信号分别输入双向总线收发器的不同控制端，并从与测试信号输入端相对应的输出端获得末端测试信号；

[0047] 可编程逻辑器件，所述可编程逻辑器件在其内对末端测试信号进行锁相，若可编程逻辑器件内的锁相环失锁，则线路出现故障；

[0048] 其中，晶体振荡器、双向总线收发器与可编程逻辑器件依次通信连接。其中，当只有一个双向总线收发器时，系统结构示意图如图3(a)所示，当双向总线收发器为两个或两个以上系统结构示意图如图3(b)所示。

[0049] 其中，作为上述实施例可选的实施方式，晶体振荡器的电路示意图可以如图4所示。作为上述实施例可选的实施方式，双向总线收发器的电路结构示意图可以如图5所示。值得说明的是，图5显示了当前使用较多的一种双向总线收发器的结构示意图，即芯片SN74ALVC164245。正常的线路信号从上面的控制端子输入输出，测试信号从下面的控制端子输入输出。即使没有线路信号传输时，也不会影响对系统硬件的实时定位检测。当然，使用其它型号的芯片，只要其具有不同独立的控制端子即可。

[0050] 图6显示了一个实施例中可编程逻辑器件，尤其是FPGA实现锁相的原理示意图。从图中可以看出，故障检测的核心为若干个锁相环(图中的altclklock)，通过每个锁相环是否失锁来判定硬件是否发生故障以及故障发生的位置。优选地，当线路出现故障时，对应的可编程逻辑器件的锁相环会产生告警。例如，输出信号Hardware_Err0及Hardware_Err1为检测到线路故障后产生的告警信号，根据信号Hardware_Err0及Hardware_Err1产生了告警可判断故障发生的位置。

[0051] 作为本发明上述实施例的进一步改进，当双向总线收发器为两个或两个以上时，如图7所示，前一个双向总线收发器输出的中间测试信号可以通过复接的方式可以获得两路中间测试信号，且其中一路中间测试信号输入下一个双向总线收发器，另一路中间测试信号输入可编程逻辑器件。这样，若某个中间测试信号为异常，则输出这个中间测试信号的硬件或接口出现了异常。

[0052] 作为本发明上述实施例的进一步改进，输入下一个双向总线收发器的中间测试信号为与测试信号同步的信号。这样，即使前一个驱动芯片发生故障也不会影响之前硬件的定位检测。

[0053] 本发明能够在设备正常运行过程中实时检测出由系统时钟、双向总线收发器，可编程逻辑器件三个方面引起的硬件运行异常，在无数据传输时仍确保传输线路正常。

[0054] 以上是对本发明的较佳实施例进行的具体说明，但本发明创造并不限于所述实施例，熟悉本领域的技术人员在不违背本发明精神的前提下还可做出种种的等同变形或替换，这些等同的变形或替换均包含在本申请权利要求所限定的范围内。