半导体结构及其制造方法

摘要

一种半导体结构及其制造方法，所述方法包括：提供衬底，衬底具有鳍部；在鳍部之间的衬底上形成隔离结构，凸出于隔离结构的鳍部作为鳍部第一区域；形成横跨鳍部且覆盖所鳍部第一区域部分顶部表面和侧壁表面的栅极结构；以栅极结构为掩膜，对鳍部第一区域的一侧进行第一轻掺杂工艺，掺杂离子为第一离子；以栅极结构为掩膜，对鳍部第一区域的另一侧进行第二轻掺杂工艺，掺杂离子为第二离子，第二离子类型与第一离子类型相同，且第二离子的原子质量小于第一离子的原子质量；第一轻掺杂工艺和第二轻掺杂工艺后，对衬底进行退火工艺。通过第一离子和第二离子的结合，既提高了鳍部的质量，又改善了器件的短沟道效应，进而优化了半导体器件的电学性能。

权利要求

1.一种半导体结构的制造方法，其特征在于，包括：

提供衬底，所述衬底具有鳍部；

在所述鳍部之间的衬底上形成隔离结构，其中凸出于所述隔离结构的鳍部作为鳍部第一区域；

形成横跨所述鳍部的栅极结构，所述栅极结构覆盖所述鳍部第一区域的部分顶部表面和侧壁表面；

以所述栅极结构为掩膜，对所述鳍部第一区域的一侧进行第一轻掺杂工艺，形成第一轻掺杂离子区，所述第一轻掺杂工艺的掺杂离子为第一离子；

以所述栅极结构为掩膜，对所述鳍部第一区域的另一侧进行第二轻掺杂工艺，形成第二轻掺杂离子区，所述第二轻掺杂工艺的掺杂离子为第二离子，其中，所述第二离子类型与所述第一离子类型相同，且所述第二离子的原子质量小于所述第一离子的原子质量；

第一轻掺杂工艺和第二轻掺杂工艺后，对所述衬底进行退火工艺。

2.如权利要求1所述的半导体结构的制造方法，其特征在于，所述衬底用于形成N型器件，所述第一离子和第二离子为N型离子。

3.如权利要求1所述的半导体结构的制造方法，其特征在于，所述第一离子为As离子，所述第二离子为P离子。

4.如权利要求3所述的半导体结构的制造方法，其特征在于，所述第一轻掺杂工艺的参数包括：注入的离子能量为1Kev至8Kev，注入的离子剂量为1E14至8E14原子每平方厘米，注入角度为7度至20度。

5.如权利要求3所述的半导体结构的制造方法，其特征在于，所述第二轻掺杂工艺的参数包括：注入的离子能量为1Kev至6Kev，注入的离子剂量为1E14至5E14原子每平方厘米，注入角度为7度至20度。

6.如权利要求1所述的半导体结构的制造方法，其特征在于，所述退火工艺为激光退火、尖峰退火或快速热退火工艺。

7.如权利要求6所述的半导体结构的制造方法，其特征在于，所述退火工艺为尖峰退火工艺；

所述退火工艺的工艺参数包括：退火温度为900摄氏度至1050摄氏度，压强为一个标准大气压，反应气体为氮气，氮气的气体流量为5每分钟标准升至40每分钟标准升。

8.如权利要求1所述的半导体结构的制造方法，其特征在于，对所述衬底进行退火工艺后，所述制造方法还包括：在所述栅极结构两侧的鳍部内形成源漏掺杂区。

9.如权利要求1所述的半导体结构的制造方法，其特征在于，所述衬底包括第一区域和第二区域，所述第一区域衬底用于形成N型器件，所述第二区域衬底用于形成P型器件；

位于所述第一区域衬底上的鳍部为第一鳍部，位于所述第二区域衬底上的鳍部为第二鳍部；

凸出于所述第一区域隔离结构的第一鳍部为第一鳍部第一区域，凸出于所述第二区域隔离结构的第二鳍部为第二鳍部第一区域；

对所述鳍部第一区域的一侧进行第一轻掺杂工艺的步骤中，对所述第一鳍部第一区域的一侧进行第一轻掺杂工艺；

对所述鳍部第一区域的另一侧进行第二轻掺杂工艺的步骤中，对所述第一鳍部第一区域的另一侧进行第二轻掺杂工艺；

对所述衬底进行退火工艺之前，所述制造方法还包括：对所述第二鳍部第一区域进行第三轻掺杂工艺，形成第三轻掺杂离子区。

10.如权利要求9所述的半导体结构的制造方法，其特征在于，所述第三轻掺杂工艺的参数包括：注入的离子包括硼离子，注入的离子能量为2Kev至8Kev，注入的离子剂量为8E13至5E14原子每平方厘米，注入角度为7度至20度。

11.如权利要求9所述的半导体结构的制造方法，其特征在于，对所述衬底进行退火工艺的步骤包括：同时对所述第一轻掺杂离子区、第二轻掺杂离子区和第三轻掺杂离子区进行退火工艺，以激活离子。

12.一种半导体结构，其特征在于，包括：

衬底，所述衬底具有鳍部；

隔离结构，位于所述鳍部之间的衬底上，其中凸出于所述隔离结构的鳍部作为鳍部第一区域；

栅极结构，横跨所述鳍部且覆盖所述鳍部第一区域的部分顶部表面和侧壁表面；

第一轻掺杂离子区，位于所述鳍部第一区域内的一侧，所述第一轻掺杂离子区的掺杂离子为第一离子；

第二轻掺杂离子区，位于所述鳍部第一区域内的另一侧，所述第二轻掺杂离子区的掺杂离子为第二离子，其中，所述第二离子类型与所述第一离子类型相同，所述第二离子的原子质量小于所述第一离子的原子质量。

13.如权利要求12所述的半导体结构，其特征在于，所述半导体结构为N型器件，所述第一离子和第二离子为N型离子。

14.如权利要求12所述的半导体结构，其特征在于，所述第一离子为As离子，所述第二离子为P离子。

15.如权利要求14所述的半导体结构，其特征在于，所述第一轻掺杂离子区的离子浓度为1E19原子每立方厘米至5E20原子每立方厘米。

16.如权利要求14所述的半导体结构，其特征在于，所述第二轻掺杂离子区的离子浓度为1E19原子每立方厘米至5E20原子每立方厘米。

17.如权利要求12所述的半导体结构，其特征在于，所述半导体结构还包括：源漏掺杂区，位于所述栅极结构两侧的鳍部内。

18.如权利要求12所述的半导体结构，其特征在于，所述衬底包括第一区域和第二区域，所述第一区域的半导体结构为N型器件，所述第二区域的半导体结构为P型器件；

位于所述第一区域衬底上的鳍部为第一鳍部，位于所述第二区域衬底上的鳍部为第二鳍部；

凸出于所述第一区域隔离结构的第一鳍部为第一鳍部第一区域，凸出于所述第二区域隔离结构的第二鳍部为第二鳍部第一区域；

所述第一轻掺杂离子区位于所述第一鳍部第一区域内的一侧；

所述第二轻掺杂离子区位于所述第一鳍部第一区域内的另一侧；

所述半导体结构还包括：位于所述第二鳍部第一区域内的第三轻掺杂离子区。

19.如权利要求18所述的半导体结构，其特征在于，所述第三轻掺杂离子区的掺杂离子包括硼离子，所述第三轻掺杂离子区的离子浓度为8E13原子每立方厘米至5E14原子每立方厘米。

说明书

半导体结构及其制造方法

技术领域

[0001] 本发明涉及半导体领域，尤其涉及一种半导体结构及其制造方法。

背景技术

[0002] 在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小。为了适应特征尺寸的减小，MOSFET场效应管的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极对沟道的控制能力随之变差，栅极电压夹断(pinch  off)沟道的难度也越来越大，使得亚阈值漏电(subthreshold leakage)现象，即所谓的短沟道效应(SCE：short-channel effects)更容易发生。

[0003] 因此，为了更好的适应特征尺寸的减小，半导体工艺逐渐开始从平面MOSFET晶体管向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应管(FinFET)。FinFET中，栅至少可以从两侧对超薄体(鳍部)进行控制，具有比平面MOSFET器件强得多的栅对沟道的控制能力，能够很好的抑制短沟道效应；且FinFET相对于其他器件，具有更好的现有的集成电路制作技术的兼容性。

[0004] 但是，现有技术形成的半导体器件的电学性能仍有待提高。

发明内容

[0005] 本发明解决的问题是提供一种半导体结构及其制造方法，优化半导体器件的电学性能。

[0006] 为解决上述问题，本发明提供一种半导体结构的制造方法，包括：提供衬底，所述衬底具有鳍部；在所述鳍部之间的衬底上形成隔离结构，其中凸出于所述隔离结构的鳍部作为鳍部第一区域；形成横跨所述鳍部的栅极结构，所述栅极结构覆盖所述鳍部第一区域的部分顶部表面和侧壁表面；以所述栅极结构为掩膜，对所述鳍部第一区域的一侧进行第一轻掺杂工艺，形成第一轻掺杂离子区，所述第一轻掺杂工艺的掺杂离子为第一离子；以所述栅极结构为掩膜，对所述鳍部第一区域的另一侧进行第二轻掺杂工艺，形成第二轻掺杂离子区，所述第二轻掺杂工艺的掺杂离子为第二离子，其中，所述第二离子类型与所述第一离子类型相同，且所述第二离子的原子质量小于所述第一离子的原子质量；第一轻掺杂工艺和第二轻掺杂工艺后，对所述衬底进行退火工艺。

[0007] 可选的，所述衬底用于形成N型器件，所述第一离子和第二离子为N型离子。

[0008] 可选的，所述第一离子为As离子，所述第二离子为P离子。

[0009] 可选的，所述第一轻掺杂工艺的参数包括：注入的离子能量为1Kev至8Kev，注入的离子剂量为1E14至8E14原子每平方厘米，注入角度为7度至20度。

[0010] 可选的，所述第二轻掺杂工艺的参数包括：注入的离子能量为1Kev至6Kev，注入的离子剂量为1E14至5E14原子每平方厘米，注入角度为7度至20度。

[0011] 可选的，所述退火工艺为激光退火、尖峰退火或快速热退火工艺。

[0012] 可选的，所述退火工艺为尖峰退火工艺；所述退火工艺的工艺参数包括：退火温度为900摄氏度至1050摄氏度，压强为一个标准大气压，反应气体为氮气，氮气的气体流量为5每分钟标准升至40每分钟标准升。

[0013] 可选的，对所述衬底进行退火工艺后，所述制造方法还包括：在所述栅极结构两侧的鳍部内形成源漏掺杂区。

[0014] 可选的，所述衬底包括第一区域和第二区域，所述第一区域衬底用于形成N型器件，所述第二区域衬底用于形成P型器件；位于所述第一区域衬底上的鳍部为第一鳍部，位于所述第二区域衬底上的鳍部为第二鳍部；凸出于所述第一区域隔离结构的第一鳍部为第一鳍部第一区域，凸出于所述第二区域隔离结构的第二鳍部为第二鳍部第一区域；对所述鳍部第一区域的一侧进行第一轻掺杂工艺的步骤中，对所述第一鳍部第一区域的一侧进行第一轻掺杂工艺；对所述鳍部第一区域的另一侧进行第二轻掺杂工艺的步骤中，对所述第一鳍部第一区域的另一侧进行第二轻掺杂工艺；对所述衬底进行退火工艺之前，所述制造方法还包括：对所述第二鳍部第一区域进行第三轻掺杂工艺，形成第三轻掺杂离子区。

[0015] 可选的，所述第三轻掺杂工艺的参数包括：注入的离子能量为2Kev至8Kev，注入的离子剂量为8E13至5E14原子每平方厘米，注入角度为7度至20度。

[0016] 可选的，对所述衬底进行退火工艺的步骤包括：同时对所述第一轻掺杂离子区、第二轻掺杂离子区和第三轻掺杂离子区进行退火工艺，以激活离子。

[0017] 相应的，本发明还提供一种半导体结构，包括：衬底，所述衬底具有鳍部；隔离结构，位于所述鳍部之间的衬底上，其中凸出于所述隔离结构的鳍部作为鳍部第一区域；栅极结构，横跨所述鳍部且覆盖所述鳍部第一区域的部分顶部表面和侧壁表面；第一轻掺杂离子区，位于所述鳍部第一区域内的一侧，所述第一轻掺杂离子区的掺杂离子为第一离子；第二轻掺杂离子区，位于所述鳍部第一区域内的另一侧，所述第二轻掺杂离子区的掺杂离子为第二离子，其中，所述第二离子类型与所述第一离子类型相同，所述第二离子的原子质量小于所述第一离子的原子质量。

[0018] 可选的，所述半导体结构为N型器件，所述第一离子和第二离子为N型离子。

[0019] 可选的，所述第一离子为As离子，所述第二离子为P离子。

[0020] 可选的，所述第一轻掺杂离子区的离子浓度为1E19原子每立方厘米至5E20原子每立方厘米。

[0021] 可选的，所述第二轻掺杂离子区的离子浓度为1E19原子每立方厘米至5E20原子每立方厘米。

[0022] 可选的，所述半导体结构还包括：源漏掺杂区，位于所述栅极结构两侧的鳍部内。

[0023] 可选的，所述衬底包括第一区域和第二区域，所述第一区域的半导体结构为N型器件，所述第二区域的半导体结构为P型器件；位于所述第一区域衬底上的鳍部为第一鳍部，位于所述第二区域衬底上的鳍部为第二鳍部；凸出于所述第一区域隔离结构的第一鳍部为第一鳍部第一区域，凸出于所述第二区域隔离结构的第二鳍部为第二鳍部第一区域；所述第一轻掺杂离子区位于所述第一鳍部第一区域内的一侧；所述第二轻掺杂离子区位于所述第一鳍部第一区域内的另一侧；所述半导体结构还包括：位于所述第二鳍部第一区域内的第三轻掺杂离子区。

[0024] 可选的，所述第三轻掺杂离子区的掺杂离子包括硼离子，所述第三轻掺杂离子区的离子浓度为8E13原子每立方厘米至5E14原子每立方厘米。

[0025] 与现有技术相比，本发明的技术方案具有以下优点：

[0026] 本发明对所述鳍部第一区域的一侧进行第一轻掺杂工艺，所述第一轻掺杂工艺的掺杂离子为第一离子，对所述鳍部第一区域的另一侧进行第二轻掺杂工艺，第二轻掺杂工艺的掺杂离子为第二离子，其中，所述第二离子类型与所述第一离子类型相同，所述第二离子的原子质量小于所述第一离子的原子质量。一方面通过只对所述鳍部第一区域的一侧掺杂质量较重的离子，避免所述鳍部第一区域另一侧的鳍部由于掺杂质量较重的离子而转化成非晶态，从而在后续退火工艺过程中，使未被所述第一离子轰击的部分鳍部第一区域提供更多的单晶材料，避免所述鳍部第一区域因缺少单晶材料而难以修复成单晶态的问题，进而提高了所述鳍部的质量；另一方面通过只对所述鳍部第一区域的另一侧掺杂质量较轻的离子，避免过多质量较轻的离子横向扩散进沟道区，从而改善器件的短沟道效。因此，通过第一离子和第二离子的结合，既提高了鳍部的质量，又改善了器件的短沟道效应，进而优化了半导体器件的电学性能。

[0027] 本发明提供的半导体结构中，所述第一轻掺杂离子区位于所述鳍部第一区域内的一侧，所述第一轻掺杂离子的掺杂离子为第一离子；所述第二轻掺杂离子区位于所述鳍部第一区域内的另一侧，所述第二轻掺杂离子的掺杂离子为第二离子；其中，所述第二离子类型与所述第一离子类型相同，所述第二离子的原子质量小于所述第一离子的原子质量。一方面避免所述鳍部第一区域另一侧在第一轻掺杂离子区的形成过程中，因受到质量较重的第一离子轰击而由单晶态转化成非晶态，从而使未被所述第一离子轰击的部分鳍部第一区域在鳍部修复过程中提供更多单晶态材料，以将非晶态材料重新转化成单晶态材料，进而提高所述鳍部的质量；另一方面，可以避免过多质量较轻的离子横向扩散至器件沟道区，从而可以改善器件的短沟道效应。因此，通过第一离子和第二离子的结合，既提高了所述鳍部的质量，又改善了器件的短沟道效应，从而使半导体器件的电学性能得到了优化。

附图说明

[0028] 图1和图2是一种半导体结构的制造方法中各步骤对应结构示意图；

[0029] 图3是一种半导体结构的电镜示意图；

[0030] 图4至图13是本发明半导体结构的制造方法一实施例中各步骤对应结构示意图。

具体实施方式

[0031] 由背景技术可知，现有技术形成的FinFET的电学性能仍有待提高。

[0032] 结合一种半导体结构的形成方法分析其原因。结合参考图1和图2，示出了一种半导体结构的制造方法中各步骤对应结构示意图。

[0033] 参考图1，提供衬底100，所述衬底100上具有鳍部110；在所述鳍部110之间的衬底100上形成隔离结构101，其中露出于所述隔离结构的鳍部110作为鳍部第一区域(未标示)；
形成横跨所述鳍部110的栅极结构102，所述栅极结构102覆盖所述鳍部第一区域的部分顶部表面和侧壁表面；以所述栅极结构102为掩膜，对所述鳍部第一区域进行轻掺杂工艺120，形成轻掺杂离子区(图未示)。

[0034] 上述方法中，所述衬底100用于形成N型器件；所述轻掺杂工艺120的掺杂离子为N型离子。具体地，所述N型离子包括As离子或P离子。

[0035] 但是，当所述轻掺杂工艺120的掺杂离子为P离子时，由于P离子的原子质量较轻，在进行所述轻掺杂工艺120时，容易横向扩散至器件沟道区，从而容易对器件的短沟道效应(SCE：short-channel effects)产生不良影响，进而对半导体器件的电学性能造成不良影响。

[0036] 当所述轻掺杂工艺120的掺杂离子为As离子时，结合参考图2和图3，图2为图1沿AA1方向的剖面结构示意图，图3为图2中区域B的电镜图。由于As离子的原子质量较重，所述鳍部第一区域受到As离子轰击后，所述鳍部第一区域的两侧的材料容易由单晶态转化成非晶态，即两侧转化成非晶态层111(如图2所示)；经后续退火工艺后，所述非晶态层110容易因缺少单晶态材料而难以修复成单晶态，且转化成非晶态层110的现象越严重(即越多鳍部第一区域的材料被转化成非晶态层110)，所述鳍部第一区域就越难修复，从而导致所述鳍部第一区域的质量下降，进而对半导体器件的电学性能造成不良影响。

[0037] 为了解决所述技术问题，本发明提供一种半导体器件的制造方法，包括：提供衬底，所述衬底具有鳍部；在所述鳍部之间的衬底上形成隔离结构，其中凸出于所述隔离结构的鳍部作为鳍部第一区域；形成横跨所述鳍部的栅极结构，所述栅极结构覆盖所述鳍部第一区域的部分顶部表面和侧壁表面；以所述栅极结构为掩膜，对所述鳍部第一区域的一侧进行第一轻掺杂工艺，形成第一轻掺杂离子区，所述第一轻掺杂工艺的掺杂离子为第一离子；以所述栅极结构为掩膜，对所述鳍部第一区域的另一侧进行第二轻掺杂工艺，形成第二轻掺杂离子区，所述第二轻掺杂工艺的掺杂离子为第二离子，其中，所述第二离子类型与所述第一离子类型相同，且所述第二离子的原子质量小于所述第一离子的原子质量；第一轻掺杂工艺和第二轻掺杂工艺后，对所述衬底进行退火工艺。

[0038] 本发明对所述鳍部第一区域的一侧进行第一轻掺杂工艺，所述第一轻掺杂工艺的掺杂离子为第一离子，对所述鳍部第一区域的另一侧进行第二轻掺杂工艺，第二轻掺杂工艺的掺杂离子为第二离子，其中，所述第二离子类型与所述第一离子类型相同，所述第二离子的原子质量小于所述第一离子的原子质量。一方面通过只对所述鳍部第一区域的一侧掺杂质量较重的离子，避免所述鳍部第一区域另一侧的鳍部由于掺杂质量较重的离子而转化成非晶态，从而在后续退火工艺过程中，使未被所述第一离子轰击的部分鳍部第一区域提供更多的单晶材料，避免所述鳍部第一区域因缺少单晶材料而难以修复成单晶态的问题，进而提高了所述鳍部的质量；另一方面通过只对所述鳍部第一区域的另一侧掺杂质量较轻的离子，避免过多质量较轻的离子横向扩散进沟道区，从而改善器件的短沟道效。因此，通过第一离子和第二离子的结合，既提高了鳍部的质量，又改善了器件的短沟道效应，进而优化了半导体器件的电学性能。

[0039] 为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

[0040] 图4至图13是本发明半导体结构的制造方法一实施例中各步骤对应结构示意图。

[0041] 结合参考图4和图5，其中，图4为半导体结构的立体图(仅示意出两个鳍部)，图5是图4沿CC1方向的剖面结构示意图，提供衬底200，所述衬底200具有鳍部(未标示)。

[0042] 所述衬底200为后续形成半导体器件提供工艺平台。

[0043] 本实施例中，所述衬底200为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。

[0044] 本实施例中，所述衬底200包括第一区域Ⅰ(如图5所示)和第二区域Ⅱ(如图5所示)。相应的，位于所述第一区域Ⅰ衬底200上的鳍部为第一鳍部210，位于所述第二区域Ⅱ衬底200上的鳍部为第二鳍部220。

[0045] 所述第一鳍部210和所述第二鳍部220的材料与所述衬底200的材料相同。本实施例中，所述第一鳍部210和第二鳍部220的材料为硅。其他实施例中，所述第一鳍部和所述第二鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟。

[0046] 本实施例中，所述第一区域Ⅰ用于形成N型器件，所述第二区域Ⅱ用于形成P型器件。在另一实施例中，所述第一区域用于形成P型器件，所述第二区域用于形成N型器件。在其他实施例中，所述第一区域和第二区域均用于形成N型器件。

[0047] 具体地，提供所述衬底200和鳍部的步骤包括：提供初始基底，在所述初始基底上形成图形化的硬掩膜层300；以所述硬掩模层300为掩膜，刻蚀所述初始基底，形成若干分立的凸起；所述凸起为鳍部，刻蚀后的初始基底作为衬底200，所述衬底200包括第一区域Ⅰ和第二区域Ⅱ，位于所述第一区域Ⅰ的鳍部为第一鳍部210，位于所述第二区域Ⅱ的鳍部为第二鳍部220。

[0048] 本实施例中，所述硬掩膜层300的材料为氮化硅，后续在进行平坦化工艺时，所述硬掩膜层300表面用于定义平坦化工艺的停止位置，且所述硬掩膜层300还能够起到保护所述第一鳍部210顶部和第二鳍部220顶部的作用。

[0049] 需要说明的是，提供所述衬底200和鳍部之后，所述制造方法还包括：在所述第一鳍部210和第二鳍部220表面形成衬垫氧化层(图未示)，用于修复所述第一鳍部210和第二鳍部220。

[0050] 在氧化处理过程中，由于所述第一鳍部210和第二鳍部220凸出的棱角部分的比表面更大，更容易被氧化，后续去除所述衬垫氧化层之后，不仅所述第一鳍部210和第二鳍部220表面的缺陷层被去除，且凸出棱角部分也被去除，使所述第一鳍部210和第二鳍部220的表面光滑，晶格质量得到改善，避免所述第一鳍部210和第二鳍部220顶角尖端放电问题，有利于改善鳍式场效应管的性能。

[0051] 本实施例中，所述衬垫氧化层还位于所述衬底200表面，所述衬垫氧化层的材料为氧化硅。

[0052] 如无特别说明，后续工艺过程中提供的结构示意图均为在图5基础上的示意图。

[0053] 参考图6，在所述鳍部(未标示)之间的衬底200上形成隔离结构201，其中凸出于所述隔离结构201的鳍部作为鳍部第一区域(未标示)。

[0054] 所述隔离结构201作为半导体结构的隔离结构，用于对相邻器件起到隔离作用。本实施例中，所述隔离结构201的材料为氧化硅。在其他实施例中，所述隔离结构201的材料还可以为氮化硅、氮氧化硅或碳氮氧化硅。

[0055] 需要说明的是，本实施例中，所述隔离结构201是浅沟槽隔离层，但不限于浅沟槽隔离层。

[0056] 本实施例中，所述鳍部包括位于所述第一区域Ⅰ衬底200上的第一鳍部210，以及位于所述第二区域Ⅱ衬底200上的第二鳍部210。相应的，凸出于所述第一区域Ⅰ隔离结构201的第一鳍部210为第一鳍部第一区域(未标示)；凸出于所述第二区域Ⅱ隔离结构201的第二鳍部220为第二鳍部第一区域(未标示)。

[0057] 具体地，形成所述隔离结构201的步骤包括：在所述衬垫氧化层(图未示)上形成隔离膜，所述隔离膜的顶部高于所述硬掩膜层300(如图5所示)顶部；研磨去除高于所述硬掩膜层300顶部的隔离膜；去除部分厚度的隔离膜以形成隔离结构201；去除所述硬掩膜层300。

[0058] 需要说明的是，在去除部分厚度的隔离膜的同时中还去除部分鳍部表面的衬垫氧化层。

[0059] 参考图7，形成横跨所述鳍部(未标示)的栅极结构(未标示)，所述栅极结构覆盖所述鳍部第一区域(未标示)的部分顶部表面和侧壁表面。

[0060] 本实施例中，所述栅极结构包括横跨所述第一鳍部第一区域(未标示)的第一栅极结构211，所述第一栅极结构211覆盖所述第一鳍部第一区域的部分顶部表面和侧壁表面；还包括横跨所述第二鳍部第一区域(未标示)的第二栅极结构221，所述第二栅极结构221覆盖所述第二鳍部第一区域的部分顶部表面和侧壁表面。

[0061] 本实施例中，所述栅极结构为伪栅结构，所述栅极结构用于为后续形成金属栅极结构占据空间位置。

[0062] 所述栅极结构为单层结构或叠层结构，所述栅极结构包括伪栅层，或者所述栅极结构包括伪氧化层以及位于伪氧化层表面的伪栅层。所述伪氧化层的材料为氧化硅，所述伪栅层的材料为多晶硅、氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳。本实施例中，所述伪栅层的材料为多晶硅。

[0063] 在另一实施例中，所述栅极结构为金属栅极结构。所述栅极结构包括栅介质层以及位于所述栅介质层表面的栅电极层，其中，栅介质层的材料为氧化硅或高k栅介质材料，所述栅电极层的材料为多晶硅或金属材料，所述金属材料包括Ti、Ta、TiN、TaN、TiAl、TiAlN、Cu、Al、W、Ag或Au中的一种或多种。

[0064] 本实施例中，以所述栅极结构为伪栅结构作为示例。形成所述栅极结构的工艺步骤包括：在所述隔离结构201上形成伪栅膜，所述伪栅膜覆盖所述鳍部(未标示)；对所述伪栅膜进行平坦化工艺；在所述伪栅膜表面形成图形层(图未示)，所述图形层定义出待形成的栅极结构的图形；以所述图形层为掩膜，图形化所述伪栅膜，在所述第一鳍部210表面形成第一栅极结构211，且还在所述第二鳍部220表面形成第二栅极结构221。

[0065] 需要说明的是，形成所述第一栅极结构211和第二栅极结构221之后，所述制造方法还包括：在所述第一栅极结构211侧壁形成第一区域第一侧墙(图未示)，在所述第二栅极结构221侧壁形成第二区域第一侧墙(图未示)。

[0066] 所述第一区域第一侧墙和第二区域第一侧墙的材料可以为氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼或碳氮化硼，所述第一区域第一侧墙和第二区域第一侧墙可以为单层结构或叠层结构。本实施例中，所述第一区域第一侧墙和第二区域第一侧墙为单层结构，所述第一区域第一侧墙和第二区域第一侧墙的材料为氮化硅。

[0067] 参考图8和图9，图8为基于图4的结构示意图，其中，图8仅示意出一个鳍部，图9为图8沿DD1方向的剖面结构示意图，以所述栅极结构(未标示)为掩膜，对所述鳍部第一区域(未标示)的一侧进行第一轻掺杂工艺231，形成第一轻掺杂离子区(图未示)，所述第一轻掺杂工艺231的掺杂离子为第一离子。

[0068] 具体地，形成所述第一轻掺杂离子区的步骤包括：在所述第二区域Ⅱ的衬底200上形成第一图形层310，所述第一图形层310还覆盖所述第二栅极结构221；以所述第一图形层310和第一区域第一侧墙(图未示)为掩膜，对所述第一鳍部第一区域(未标示)的一侧进行第一轻掺杂工艺231。

[0069] 本实施例中，形成所述第一轻掺杂离子区后，保留所述第一图形层310，所述第一图形层310还作为后续掺杂工艺的掩膜层。

[0070] 本实施例中，所述第一区域Ⅰ衬底200用于形成N型器件，相应的，所述第一离子为N型离子。

[0071] 本实施例中，所述第一离子为As离子。具体地，所述第一轻掺杂工艺231的参数包括：注入角度为7度至20度。

[0072] 需要说明的是，注入的离子能量不宜过大，也不宜过小，如果注入的离子能量过小，离子难以注入至所述第一鳍部第一区域的预设深度内；如果注入的离子能量过大，容易恶化短沟道效应，从而导致器件的电学性能降低。为此，本实施例中，所述第一轻掺杂工艺231注入的离子能量为1Kev至8Kev。

[0073] 需要说明的是，注入的离子剂量不宜过大，也不宜过小。如果注入的离子剂量过小，容易导致所述第一鳍部210的阻值升高；如果注入的离子剂量过大，容易恶化短沟道效应，从而导致器件的电学性能降低。为此，本实施例中，所述第一轻掺杂工艺231注入的离子剂量为1E14至8E14原子每平方厘米。

[0074] 结合参考图8和图10，图10为基于图9的结构示意图，以所述栅极结构(未标示)为掩膜，对所述鳍部第一区域(未标示)的另一侧进行第二轻掺杂工艺232，形成第二轻掺杂离子区(图未示)，所述第二轻掺杂工艺的掺杂离子为第二离子，其中，所述第二离子类型与所述第一离子类型相同，所述第二离子的原子质量小于所述第一离子的原子质量。

[0075] 具体地，形成第二轻掺杂离子区的步骤包括：以所述第一图形层310和第一区域第一侧墙(图未示)为掩膜，对所述第一鳍部第一区域(未标示)的另一侧进行第二轻掺杂工艺232；去除所述第一图形层310。

[0076] 本实施例中，所述第一图形层310为光刻胶层。采用湿法去胶或灰化工艺去除所述第一图形层310。

[0077] 本实施例中，所述第一区域Ⅰ衬底200用于形成N型器件，所述第一离子为N型离子，相应的，所述第二离子为N型离子。

[0078] 本实施例中，所述第二离子为P离子。具体地，所述第二轻掺杂工艺232的参数包括：注入角度为7度至20度。

[0079] 需要说明的是，注入的离子能量不宜过大，也不宜过小，如果注入的离子能量过小，离子难以注入至所述第一鳍部第一区域的预设深度内；如果注入的离子能量过大，容易恶化短沟道效应，从而导致器件的电学性能降低。为此，本实施例中，所述第二轻掺杂工艺232注入的离子能量为1Kev至6Kev。

[0080] 还需要说明的是，注入的离子剂量不宜过大，也不宜过小。如果注入的离子剂量过小，容易导致所述第一鳍部210的阻值升高；如果注入的离子剂量过大，容易恶化短沟道效应，从而导致器件的电学性能降低。为此，本实施例中，所述第二轻掺杂工艺232注入的离子剂量为1E14至5E14原子每平方厘米。

[0081] 结合参考图11，图11为图8中第一区域Ⅰ的局部结构剖面图。本实施例中，所述第一轻掺杂工艺231的掺杂离子为As离子，所述第二轻掺杂工艺232的掺杂离子为P离子；

[0082] 需要说明的是，一方面，由于As离子的原子质量较重，所述第一鳍部第一区域(未标示)的一侧受到As离子轰击后，材料由单晶态转化成非晶态，即一侧转化成非晶态层215(如图11所示)，但另一侧由于未被As离子轰击，材料仍为单晶态；因此在后续的退火工艺中，未被As离子轰击的部分第一鳍部第一区域可以提供较多单晶态材料，从而可以对所述第一鳍部第一区域进行修复，将非晶态层215重新转化成单晶态层，以提高所述第一鳍部210的质量；另一方面，由于P离子的原子质量较轻，通过只对所述第一鳍部第一区域的另一侧进行P离子掺杂，可以避免过多质量较轻的P离子横向扩散至器件沟道区，从而可以改善器件的短沟道效应。

[0083] 因此，通过As离子和P离子的结合，既提高了所述第一鳍部210的质量，又改善了器件的短沟道效应，从而使半导体器件的电学性能得到了优化。

[0084] 还需要说明的是，所述第一轻掺杂工艺231(如图9所示)和第二轻掺杂工艺232(如图10所示)后，所述制造方法还包括：对所述第二鳍部第一区域(未标示)进行第三轻掺杂工艺(图未示)，形成第三轻掺杂离子区(图未示)，掺杂离子为第三离子。

[0085] 本实施例中，所述第二区域Ⅱ衬底200用于形成P型器件，相应的，所述第三离子为P型离子。具体地，第三轻掺杂工艺的参数包括：注入的离子包括硼离子，注入的离子能量为2Kev至8Kev，注入的离子剂量为8E13至5E14原子每平方厘米，注入角度为7度至20度。

[0086] 还需要说明的是，本实施例中，先对所述第一鳍部第一区域进行第一轻掺杂工艺231和第二轻掺杂工艺232，再对所述第二鳍部第一区域进行第三轻掺杂工艺；在另一实施例中，还可以先对所述第二鳍部第一区域进行第三轻掺杂工艺，再对所述第一鳍部第一区域进行第一轻掺杂工艺和第二轻掺杂工艺。

[0087] 参考图12，第一轻掺杂工艺231(如图9所示)和第二轻掺杂工艺232(如图10所示)后，对所述衬底200进行退火工艺400。

[0088] 本实施例中，对所述衬底200进行退火工艺400的步骤包括：同时对所述第一轻掺杂离子区(图未示)、第二轻掺杂离子区(图未示)和第三轻掺杂离子区(图未示)进行退火工艺400，以激活离子。

[0089] 在进行所述退火工艺400之后，所述第一离子、第二离子和第三离子被激活，并且所述退火工艺400还能够修复所述鳍部第一区域内的晶格损伤，并将所述第一鳍部第一区域中的非晶态材料转化成单晶态材料，也就是说，经过所述退火工艺400之后，所述非晶态层215(如图11所示)转化成单晶态层。

[0090] 本实施例中，所述退火工艺400为尖峰退火工艺。在其他实施例中，还可以采用激光退火或快速热退火工艺进行所述退火工艺。

[0091] 需要说明的是，为了激活所述第一离子、第二离子和第三离子，并促进所述第一鳍部第一区域中的非晶态材料转化成单晶态材料的同时，避免对所述第一离子、第二离子和第三离子，以及所述第一轻掺杂工艺231(如图9所示)、第二轻掺杂工艺232(如图10所示)和第三轻掺杂工艺之前的离子掺杂工艺中注入的离子分布造成不良影响，所述退火工艺400的工艺参数需控制在合理范围内。

[0092] 具体地，所述尖峰退火工艺的工艺参数包括：退火温度为750摄氏度至1000摄氏度，压强为一个标准大气压，反应气体为氮气，氮气的气体流量为5每分钟标准升至40每分钟标准升。

[0093] 结合参考图13，需要说明的是，对所述衬底200进行退火工艺400(如图12所示)后，所述制造方法还包括：在所述栅极结构两侧的鳍部内形成源漏掺杂区(图未示)。

[0094] 本实施例中，所述第一区域Ⅰ衬底200用于形成N型器件，所述第二区域Ⅱ衬底200用于形成P型器件。

[0095] 相应的，所述源漏掺杂区包括：位于所述第一栅极结构211两侧的第一鳍部210内的第一源漏掺杂区(图未示)；位于所述第二栅极结构221两侧的第二鳍部220内的第二源漏掺杂区(图未示)。其中，所述第一源漏掺杂区的离子类型为N型，所述第二源漏掺杂区的离子类型为P型。

[0096] 在另一实施例中，所述第一区域衬底用于形成P型器件，所述第二区域衬底用于形成N型器件，相应的，所述第一源漏掺杂区的离子类型为P型，所述第二源漏掺杂区的离子类型为N型。在又一实施例中，所述第一区域衬底和第二区域衬底均用于形成N型器件，相应的，所述第一源漏掺杂区和第二源漏掺杂区的离子类型均为N型。

[0097] 本实施例中，形成所述源漏掺杂区的步骤包括：在所述第一栅极结构211两侧的第一鳍部210内形成第一应力层212，在所述第二栅极结构221两侧的第二鳍部220内形成第二应力层222；在所述第一应力层212内形成第一源漏掺杂区；在所述第二应力层222内形成第二源漏掺杂区。

[0098] 本实施例中，在形成所述第一应力层212的过程中采用原位自掺杂处理形成所述第一源漏掺杂区；在形成所述第二应力层222的过程中采用原位自掺杂处理形成所述第二源漏掺杂区。

[0099] 在其他实施例中，还可以在形成所述第一应力层212后，对所述第一应力层212进行重掺杂处理，以形成所述第一源漏掺杂区；在形成所述第二应力层222后，对所述第二应力层222进行重掺杂处理，以形成所述第二源漏掺杂区。

[0100] 还需要说明的是，对所述衬底200进行退火工艺400(如图12所示)后，形成所述源漏掺杂区之前，所述制造方法还包括：在所述第一区域第一侧墙(图未示)表面形成第一区域第二侧墙(图未示)；在所述第二区域第一侧墙(图未示)表面形成第二区域第二侧墙(图未示)。

[0101] 所述第一区域第二侧墙和第二区域第二侧墙的材料可以为氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼或碳氮化硼，所述第一区域第二侧墙和第二区域第二侧墙可以为单层结构或叠层结构。本实施例中，所述第一区域第二侧墙和第二区域第二侧墙为单层结构，所述第一区域第二侧墙和第二区域第二侧墙的材料为氮化硅[0102] 本实施例对所述第一鳍部第一区域(未标示)的一侧进行第一轻掺杂工艺231(如图9所示)，所述第一轻掺杂工艺231的掺杂离子为第一离子，对所述鳍部第一区域的另一侧进行第二轻掺杂工艺232(如图10所示)，第二轻掺杂工艺232的掺杂离子为第二离子，其中，所述第二离子类型与所述第一离子类型相同，所述第二离子的原子质量小于所述第一离子的原子质量。既避免了所述第一鳍部第一区域难以修复的问题，又改善了器件的短沟道效应，从而使半导体器件的电学性能得到了优化。

[0103] 继续参考图13，本发明还提供一种半导体结构，包括：

[0104] 衬底200，所述衬底200具有鳍部(未标示)；

[0105] 隔离结构201，位于所述鳍部之间的衬底200上，其中凸出于所述隔离结构201的鳍部作为鳍部第一区域(未标示)；

[0106] 栅极结构(未标示)，横跨所述鳍部且覆盖所述鳍部第一区域的部分顶部表面和侧壁表面；

[0107] 第一轻掺杂离子区(图未示)，位于所述鳍部第一区域内的一侧，所述第一轻掺杂离子区的掺杂离子为第一离子；

[0108] 第二轻掺杂离子区(图未示)，位于所述鳍部第一区域内的另一侧，所述第二轻掺杂离子区的掺杂离子为第二离子，其中，所述第二离子类型与所述第一离子类型相同，所述第二离子的原子质量小于所述第一离子的原子质量。

[0109] 本实施例中，所述衬底200为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。

[0110] 本实施例中，所述衬底200包括第一区域Ⅰ和第二区域Ⅱ。相应的，位于所述第一区域Ⅰ衬底200上的鳍部为第一鳍部210，位于所述第二区域Ⅱ衬底200上的鳍部为第二鳍部220。

[0111] 所述第一鳍部210和所述第二鳍部220的材料与所述衬底200的材料相同。本实施例中，所述第一鳍部210和第二鳍部220的材料为硅。其他实施例中，所述第一鳍部和所述第二鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟。

[0112] 本实施例中，所述第一区域Ⅰ的半导体结构为N型器件，所述第二区域Ⅱ的半导体结构为P型器件。在另一实施例中，所述第一区域的半导体结构为P型器件，所述第二区域的半导体结构为N型器件。在其他实施例中，所述第一区域和第二区域的半导体结构均为N型器件。

[0113] 所述隔离结构201作为半导体结构的隔离结构，用于对相邻器件起到隔离作用。本实施例中，所述隔离结构201的材料为氧化硅。在其他实施例中，所述隔离结构201的材料还可以为氮化硅、氮氧化硅或碳氮氧化硅。

[0114] 需要说明的是，本实施例中，所述隔离结构201是浅沟槽隔离层，但不限于浅沟槽隔离层。

[0115] 相应的，凸出于所述第一区域Ⅰ隔离结构201的第一鳍部210为第一鳍部第一区域(未标示)；凸出于所述第二区域Ⅱ隔离结构201的第二鳍部220为第二鳍部第一区域(未标示)。

[0116] 相应的，所述第一轻掺杂离子区位于所述第一鳍部第一区域内的一侧；所述第二轻掺杂离子区位于所述第一鳍部第一区域内的另一侧。

[0117] 本实施例中，所述第一区域Ⅰ的半导体结构为N型器件，相应的，所述第一离子和第二离子为N型离子。具体地，所述第一离子为As离子，所述第二离子为P离子。

[0118] 需要说明的是，所述第一轻掺杂离子区和第二轻掺杂离子区的离子浓度不宜过高，也不宜过低。如果离子浓度过低，容易导致所述第一鳍部210的阻值升高；如果离子浓度过高，容易恶化短沟道效应，从而导致器件的电学性能降低。为此，本实施例中，所述第一轻掺杂离子区的离子浓度为1E19原子每立方厘米至5E20原子每立方厘米；所述第二轻掺杂离子区的离子浓度为1E19原子每立方厘米至5E20原子每立方厘米。

[0119] 需要说明的是，所述半导体结构还包括：位于所述第二鳍部第一区域(未标示)内的第三轻掺杂离子区(图未示)，掺杂离子为第三离子。

[0120] 本实施例中，所述第二区域Ⅱ的半导体结构为P型器件，相应的，所述第三离子为P型离子。具体地，所述第三离子包括硼离子，所述第三轻掺杂离子区的离子浓度为8E13原子每立方厘米至5E14原子每立方厘米。

[0121] 本实施例中，所述栅极结构包括横跨所述第一鳍部第一区域(未标示)的第一栅极结构211，所述第一栅极结构211覆盖所述第一鳍部第一区域的部分顶部表面和侧壁表面；还包括横跨所述第二鳍部第一区域(未标示)的第二栅极结构221，所述第二栅极结构221覆盖所述第二鳍部第一区域的部分顶部表面和侧壁表面。

[0122] 所述栅极结构为金属栅极结构。所述栅极结构包括栅介质层以及位于所述栅介质层表面的栅电极层，其中，栅介质层的材料为氧化硅或高k栅介质材料，所述栅电极层的材料为多晶硅或金属材料，所述金属材料包括Ti、Ta、TiN、TaN、TiAl、TiAlN、Cu、Al、W、Ag或Au中的一种或多种。本实施例中，所述金属材料为W。

[0123] 还需要说明的是，所述半导体结构还包括：位于所述栅极结构两侧的鳍部内的源漏掺杂区(图未示)。

[0124] 具体地，所述源漏掺杂区包括：位于所述第一栅极结构211两侧的第一鳍部210内的第一源漏掺杂区(图未示)；位于所述第二栅极结构221两侧的第二鳍部220内的第二源漏掺杂区(图未示)。其中，所述第一源漏掺杂区的离子类型为N型，所述第二源漏掺杂区的离子类型为P型。

[0125] 在另一实施例中，所述第一区域的半导体结构为P型器件，所述第二区域的半导体结构为N型器件，相应的，所述第一源漏掺杂区的离子类型为P型，所述第二源漏掺杂区的离子类型为N型。在又一实施例中，所述第一区域和第二区域的半导体结构均为N型器件，相应的，所述第一源漏掺杂区和第二源漏掺杂区的离子类型均为N型。

[0126] 本实施例中，所述半导体结构还包括：位于所述第一栅极结构211两侧第一鳍部210内的第一应力层212，位于所述第二栅极结构221两侧第二鳍部220内的第二应力层222；
其中，所述第一源漏掺杂区位于所述第一应力层212内，所述第二源漏掺杂区位于所述第二应力层222内。

[0127] 所述第一轻掺杂离子区(图未示)位于所述第一鳍部第一区域(未标示)内的一侧，所述第一轻掺杂离子的掺杂离子为第一离子；所述第二轻掺杂离子区(图未示)位于所述第一鳍部第一区域内的另一侧，所述第二轻掺杂离子的掺杂离子为第二离子；其中，所述第二离子类型与所述第一离子类型相同，所述第二离子的原子质量小于所述第一离子的原子质量。一方面避免所述第一鳍部第一区域另一侧在第一轻掺杂离子区的形成过程中，因受到质量较重的第一离子轰击而由单晶态转化成非晶态，从而使未被As离子轰击的部分鳍部第一区域在第一鳍部210修复过程中提供更多单晶态材料，以将非晶态材料重新转化成单晶态材料，进而提高所述第一鳍部210的质量；另一方面，可以避免过多质量较轻的离子横向扩散至器件沟道区，从而可以改善器件的短沟道效应。因此，通过第一离子和第二离子的结合，既提高了所述第一鳍部210的质量，又改善了器件的短沟道效应，从而使半导体器件的电学性能得到了优化。

[0128] 虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。