一种关机放电电路、驱动方法、驱动电路及显示装置

摘要

本发明公开了一种关机放电电路、驱动方法、驱动电路及显示装置，属于显示器相关技术领域。所述关机放电电路包括：开关模块、储能模块及控制模块；控制模块的输入端与控制信号端连接，输出端与储能模块的第一端连接；储能模块的第二端与开关模块的第一端连接；开关模块的第二端连接到上拉节点，第三端连接到第一电源电压端；所述控制模块用于在Xon功能启动后控制储能模块充电；储能模块用于控制开关模块的第二端和第三端导通或断开；进而使得上拉节点与第一电源电压端之间导通或断开。本申请所述关机放电电路、驱动方法、驱动电路及显示装置，能够在驱动器实现Xon功能后对上拉节点进行放电，避免再次开机带来的信号耦合错误，提高显示效果。

权利要求

1.一种关机放电电路，其特征在于，包括：开关模块、储能模块以及控制模块；所述控制模块的输入端与控制信号端连接，所述控制模块的输出端与所述储能模块的第一端连接；

所述储能模块的第二端与所述开关模块的第一端连接；所述开关模块的第二端连接到上拉节点，所述开关模块的第三端连接到第一电源电压端；

其中，所述控制模块用于在Xon功能启动后，基于所述控制信号端输入的控制信号控制所述储能模块，使得所述储能模块充电；所述储能模块用于通过充电或放电控制所述开关模块的第二端和第三端导通或断开；所述开关模块用于通过第一端接收所述储能模块的控制使得所述上拉节点与所述第一电源电压端导通或断开；Xon功能结束后，所述第一电源电压端被拉低为低电平，所述储能模块中存储的电能打开所述开关模块，使得所述上拉节点与所述第一电源电压端导通，所述上拉节点的电位被拉低；

所述控制模块包括开关单元；所述开关单元的第一端和所述储能模块的第三端均连接到第一电源电压端，所述开关单元的第二端和所述储能模块的第一端连接；所述控制模块还用于控制所述开关单元的导通或关闭，使得所述开关单元导通时，若所述第一电源电压端为高电位，则所述储能模块充电，若所述第一电源电压端为低电位则所述储能模块放电；

所述开关模块包括放电薄膜晶体管；所述放电薄膜晶体管的第一极连接到上拉节点，所述放电薄膜晶体管的第二极连接到第一电源电压端，所述放电薄膜晶体管的栅极连接到储能模块的第二端；其中，所述放电薄膜晶体管的第一极为源极或者漏极，所述放电薄膜晶体管的第二极为与第一极对应的漏极或者源极；

所述储能模块包括储能电容；所述储能电容的第一端连接到第一电源电压端，所述储能电容的第二端连接到开关模块的第一端和控制模块的输出端。

2.根据权利要求1所述的关机放电电路，其特征在于，所述控制模块包括控制薄膜晶体管；所述控制薄膜晶体管的第一级连接到储能模块的第一端；所述控制薄膜晶体管的第二极连接到第一电源电压端；所述控制薄膜晶体管的栅极连接到控制信号端；

其中，所述控制薄膜晶体管的第一极为源极或者漏极，所述控制薄膜晶体管的第二极为与第一极对应的漏极或者源极。

3.根据权利要求2所述的关机放电电路，其特征在于，所述控制模块还包括辅助薄膜晶体管；所述辅助薄膜晶体管的第一极连接到储能模块的第一端；所述辅助薄膜晶体管的第二极以及辅助薄膜晶体管的栅极均连接到第一电源电压端；

其中，所述辅助薄膜晶体管的第一极为源极或者漏极，所述辅助薄膜晶体管的第二极为与第一极对应的漏极或者源极。

4.一种关机放电电路的驱动方法，其特征在于，该关机放电电路包括权利要求1-3任一项所述的关机放电电路；该方法包括：在Xon功能启动后，控制信号端输入有效的控制信号，使得控制模块对储能模块进行控制，并使得所述储能模块充电；

Xon功能结束后，所述储能模块中存储的电能打开所述开关模块，使得上拉节点与第一电源电压端导通，所述上拉节点电位与第一电源电压端电位齐平。

5.一种驱动电路，其特征在于，所述驱动电路包括GOA单元和权利要求1-3任一项所述的关机放电电路；所述GOA单元中设置有上拉节点；所述GOA单元，连接信号输入端、复位信号端、第一电源电压端、第二电源电压端、第三电源电压端、时钟信号端以及GOA输出端，所述GOA单元被配置以在信号输入端的输入信号处于有效输入电平时，将时钟信号端的时钟信号输出到GOA输出端。

6.根据权利要求5所述的驱动电路，其特征在于，所述GOA单元包括：

输入电路，连接信号输入端和上拉节点，被配置以在信号输入端的输入信号处于有效输入电平时，将所接收的输入信号传递到上拉节点；

复位电路，连接复位信号端、第一电源电压端和上拉节点，被配置以在复位信号端的复位信号处于有效控制电平时将上拉节点处的上拉信号下拉至第一电源电压端的电源电压；

下拉控制电路，连接第二电源电压端、第三电源电压端、上拉节点、下拉节点以及第一电源电压端，被配置为控制下拉电路是否进行操作；

下拉电路，连接下拉节点、上拉节点、第一电源电压端和GOA输出端，被配置以在下拉节点处的下拉信号处于有效下拉电平时将所述GOA输出端和所述上拉节点的电压下拉至所述第一电源电压端的电源电压；以及输出电路，连接时钟信号端、上拉节点和GOA输出端，被配置以在上拉节点处的上拉信号处于有效上拉电平时将时钟信号端的时钟信号输出到GOA输出端。

7.根据权利要求6所述的驱动电路，其特征在于，所述输入电路包括：

输入晶体管，其栅极和第一极与信号输入端连接，第二极与上拉节点连接。

8.根据权利要求6所述的驱动电路，其特征在于，所述复位电路包括：

复位晶体管，其栅极与复位信号端连接，第一极与上拉节点连接，第二极与第一电源电压端连接。

9.根据权利要求6所述的驱动电路，其特征在于，所述下拉控制电路包括第一下拉控制电路和第二下拉控制电路，其中下拉节点包括第一下拉节点和第二下拉节点。

10.根据权利要求9所述的驱动电路，其特征在于，所述第一下拉控制电路包括：第一下拉控制晶体管，其栅极和第一下拉控制节点连接，第一极与第二电源电压端连接，第二极与第一下拉节点连接；

第二下拉控制晶体管，其栅极与上拉节点连接，第一极与第一下拉节点连接，第二极与第一电源电压端连接；

第三下拉控制晶体管，其栅极和第一极分别与第二电源电压端连接，第二极与第一下拉控制节点连接；以及第四下拉控制晶体管，其栅极与上拉节点连接，第一极与第一下拉控制节点连接，第二极与第一电源电压端连接，所述第二下拉控制电路包括：

第五下拉控制晶体管，其栅极和第二下拉控制节点连接，第一极与第三电源电压端连接，第二极与第二下拉节点连接；

第六下拉控制晶体管，其栅极与上拉节点连接，第一极与第二下拉节点连接，第二极与第一电源电压端连接；

第七下拉控制晶体管，其栅极和第一极分别与第三电源电压端连接，第二极与第二下拉控制节点连接；以及第八下拉控制晶体管，其栅极与上拉节点连接，第一极与第二下拉控制节点连接，第二极与第一电源电压端连接。

11.根据权利要求6所述的驱动电路，其特征在于，所述下拉电路包括第一下拉电路和第二下拉电路。

12.根据权利要求11所述的驱动电路，其特征在于，所述第一下拉电路包括：第一节点下拉晶体管，第一节点下拉晶体管的栅极与第一下拉节点连接，第一节点下拉晶体管的第一极与上拉节点连接，第一节点下拉晶体管的第二极与第一电源电压端连接；和第一输出下拉晶体管，第一输出下拉晶体管的栅极与第一下拉节点连接，第一输出下拉晶体管的第一极与GOA输出端连接，第一输出下拉晶体管的第二极与第一电源电压端连接；

所述第二下拉电路包括：

第二节点下拉晶体管，第二节点下拉晶体管的栅极与第二下拉节点连接，第二节点下拉晶体管的第一极与上拉节点连接，第二节点下拉晶体管的第二极与第一电源电压端连接；和第二输出下拉晶体管，第二输出下拉晶体管的栅极与第二下拉节点连接，第二输出下拉晶体管的第一极与GOA输出端连接，第二输出下拉晶体管的第二极与第一电源电压端连接。

13.根据权利要求6所述的驱动电路，其特征在于，所述输出电路包括：

输出晶体管，其栅极与上拉节点连接，第一极与时钟信号端连接，第二极与GOA输出端连接；

第一电容器，其第一端与上拉节点连接，第二端与GOA输出端连接。

14.根据权利要求5-13任一项所述的驱动电路，其特征在于，所述驱动电路包括级联的N个GOA单元，该N个GOA单元是第一GOA单元至第N GOA单元；其中N为大于等于2的整数。

15.根据权利要求14的驱动电路，其特征在于，在所述级联的N个GOA单元中，第一GOA单元的信号输入端连接帧起始信号，第N GOA单元的复位信号端连接帧起始信号；

第二GOA单元至第N GOA单元中的每个GOA单元的信号输入端连接到与其相邻的上一级GOA单元的输出端，所述第一GOA单元至第N-1GOA单元中的每个GOA单元的复位信号端连接到与其相邻的下一级GOA单元的输出端。

16.根据权利要求15的驱动电路，其特征在于，所述N个GOA单元均连接有如权利要求1-

3任一项所述关机放电电路；且与第i个GOA单元连接的关机放电电路的所述控制信号端为第i-2个GOA单元的输出端；其中，i取值为3～N；与第一个GOA单元和第二个GOA单元连接的关机放电电路的所述控制信号端为信号线端、任意GOA输出端或者预设控制信号端。

17.一种显示装置，其特征在于，所述显示装置包括权利要求5-16任一项所述的驱动电路。

说明书

一种关机放电电路、驱动方法、驱动电路及显示装置

技术领域

[0001] 本发明涉及显示器相关技术领域，特别是指一种关机放电电路、驱动方法、驱动电路及显示装置。

背景技术

[0002] 正常的LCD液晶显示器都会存在开关机操作，即相关控制驱动电路中会相应存在上下电过程，如果在开关机期间电路时序出现问题，很可能会影响LCD的显示效果。在使用GOA(gate on array)栅极驱动器结构的面板设计的产品中，一般会采取Xon功能的关机电压变化功能使全部的栅极驱动输出高电平，以便解决关机“残像”等不良问题。但是，在Xon功能结束后，在短时间内如果再次开机的话，由于电路结构当中的残余电荷并未释放完全，极容易导致开机瞬态的时序异常情况。

[0003] 所谓Xon功能，是在关机掉电的瞬间，将电路当中所有的信号短时间内拉高，形成所有的栅极驱动器一起为高进而消除关机残影的一个功能。通常Xon功能的输出结束后，所有的晶体管都应当处于关闭状态，但是由于上拉节点连接到电容，使得上拉节点在短时间内还处于高电位，当面板开机，信号再次输入之后，未被重置的上拉节点极容易被时钟信号耦合，而产生错误的栅极输出，最终影响显示。

[0004] 因此，在实现本申请的过程中，发明人发现现有技术至少存在以下缺陷：驱动器中的Xon功能结束后的一段时间内，上拉节点将依旧存在一定的高电位，使得再次开机容易出现信号耦合，影响显示器的显示效果。

发明内容

[0005] 有鉴于此，本发明的目的在于提出一种关机放电电路、驱动方法、驱动电路及显示装置，能够在驱动器实现Xon功能后对上拉节点进行放电，避免再次开机带来的信号耦合错误，提高显示效果。

[0006] 在本申请的第一方面，提供了一种关机放电电路，包括：开关模块、储能模块以及控制模块；所述控制模块的输入端与控制信号端连接，所述控制模块的输出端与所述储能模块的第一端连接；所述储能模块的第二端与所述开关模块的第一端连接；所述开关模块的第二端连接到上拉节点，所述开关模块的第三端连接到第一电源电压端；其中，所述控制模块用于在Xon功能启动后，基于所述控制信号端输入的控制信号控制所述储能模块，使得所述储能模块充电；所述储能模块用于通过充电或放电控制所述开关模块的第二端和第三端导通或断开；所述开关模块用于通过第一端接收所述储能模块的控制使得上拉节点与第一电源电压端导通或者断开。

[0007] 可选的，所述控制模块包括开关单元；所述开关单元的第一端和所述储能模块的第三端均连接到第一电源电压端，所述开关单元的第二端和所述储能模块的第一端连接；所述控制模块还用于控制所述开关单元的导通或关闭，使得所述开关单元导通时，若所述第一电源电压端为高电位，则所述储能模块充电，若所述第一电源电压端为低电位则所述储能模块放电。

[0008] 可选的，所述开关模块包括放电薄膜晶体管；所述放电薄膜晶体管的第一极连接到上拉节点，所述放电薄膜晶体管的第二极连接到第一电源电压端，所述放电薄膜晶体管的栅极连接到储能模块的第二端；其中，所述放电薄膜晶体管的第一极为源极或者漏极，所述放电薄膜晶体管的第二极为与第一极对应的漏极或者源极。

[0009] 可选的，所述储能模块包括储能电容；所述储能电容的第一端连接到第一电源电压端，所述储能模块的第二端连接到开关模块的第一端和控制模块的输出端。

[0010] 可选的，所述储能电容的电容值为10fF～9000fF。

[0011] 可选的，所述控制模块包括控制薄膜晶体管；所述控制薄膜晶体管的第一级连接到储能模块的第一端；所述控制薄膜晶体管的第二极连接到第一电源电压端；所述控制薄膜晶体管的栅极连接到控制信号端；其中，所述控制薄膜晶体管的第一极为源极或者漏极，所述控制薄膜晶体管的第二极为与第一极对应的漏极或者源极。

[0012] 可选的，所述控制模块还包括辅助薄膜晶体管；所述辅助薄膜晶体管的第一极连接到储能模块的第一端；所述辅助薄膜晶体管的第二极以及辅助薄膜晶体管的栅极均连接到第一电源电压端；其中，所述辅助薄膜晶体管的第一极为源极或者漏极，所述辅助薄膜晶体管的第二极为与第一极对应的漏极或者源极。

[0013] 在本申请的第二方面，还提供了一种关机放电电路的驱动方法，该关机放电电路上述任一项所述的关机放电电路；该方法包括：

[0014] 在Xon功能启动后，控制信号端输入有效的控制信号，使得控制模块对储能模块进行控制，并使得所述储能模块充电；

[0015] Xon功能结束后，所述储能模块中存储的电能打开所述开关模块，使得上拉节点与第一电源电压端导通，所述上拉节点电位与第一电源电压端电位齐平。

[0016] 在本申请的第三方面，还提供了一种驱动电路，所述驱动电路包括GOA单元和上述任一项所述的关机放电电路；所述GOA单元中设置有上拉节点；所述GOA单元，连接信号输入端、复位信号端、第一电源电压端、第二电源电压端、第三电源电压端、时钟信号端以及GOA输出端，所述GOA单元被配置以在信号输入端的输入信号处于有效输入电平时，将时钟信号端的时钟信号输出到GOA输出端。

[0017] 可选的，所述GOA单元包括：

[0018] 输入电路，连接信号输入端和上拉节点，被配置以在信号输入端的输入信号处于有效输入电平时，将所接收的输入信号传递到上拉节点；

[0019] 复位电路，连接复位信号端、第一电源电压端和上拉节点，被配置以在复位信号端的复位信号处于有效控制电平时将上拉节点处的上拉信号下拉至第一电源电压端的电源电压；

[0020] 下拉控制电路，连接第二电源电压端、第三电源电压端、上拉节点、下拉节点以及第一电源电压端，被配置为控制下拉电路是否进行操作；

[0021] 下拉电路，连接下拉节点、上拉节点、第一电源电压端和GOA输出端，被配置以在下拉节点处的下拉信号处于有效下拉电平时将所述GOA输出端和所述上拉节点的电压下拉至所述第一电源电压端的电源电压；以及

[0022] 输出电路，连接时钟信号端、上拉节点和GOA输出端，被配置以在上拉节点处的上拉信号处于有效上拉电平时将时钟信号端的时钟信号输出到GOA输出端。

[0023] 可选的，所述输入电路包括：

[0024] 输入晶体管，其栅极和第一极与信号输入端连接，第二极与上拉节点连接。

[0025] 可选的，所述复位电路包括：

[0026] 复位晶体管，其栅极与复位信号端连接，第一极与上拉节点连接，第二极与第一电源电压端连接。

[0027] 可选的，所述下拉控制电路包括第一下拉控制电路和第二下拉控制电路，其中下拉节点包括第一下拉节点和第二下拉节点。

[0028] 可选的，所述第一下拉控制电路包括：

[0029] 第一下拉控制晶体管，其栅极和第一下拉控制节点连接，第一极与第二电源电压端连接，第二极与第一下拉节点连接；

[0030] 第二下拉控制晶体管，其栅极与上拉节点连接，第一极与第一下拉节点连接，第二极与第一电源电压端连接；

[0031] 第三下拉控制晶体管，其栅极和第一极分别与第二电源电压端连接，第二极与第一下拉控制节点连接；以及

[0032] 第四下拉控制晶体管，其栅极与上拉节点连接，第一极与第一下拉控制节点连接，第二极与第一电源电压端连接，

[0033] 所述第二下拉控制电路包括：

[0034] 第五下拉控制晶体管，其栅极和第二下拉控制节点连接，第一极与第三电源电压端连接，第二极与第二下拉节点连接；

[0035] 第六下拉控制晶体管，其栅极与上拉节点连接，第一极与第二下拉节点连接，第二极与第一电源电压端连接；

[0036] 第七下拉控制晶体管，其栅极和第一极分别与第三电源电压端连接，第二极与第二下拉控制节点连接；以及

[0037] 第八下拉控制晶体管，其栅极与上拉节点连接，第一极与第二下拉控制节点连接，第二极与第一电源电压端连接。

[0038] 可选的，所述下拉电路包括第一下拉电路和第二下拉电路。

[0039] 可选的，所述第一下拉电路包括：

[0040] 第一节点下拉晶体管，第一节点下拉晶体管的栅极与第一下拉节点连接，第一节点下拉晶体管的第一极与上拉节点连接，第一节点下拉晶体管的第二极与第一电源电压端连接；和

[0041] 第一输出下拉晶体管，第一输出下拉晶体管的栅极与第一下拉节点连接，第一输出下拉晶体管的第一极与GOA输出端连接，第一输出下拉晶体管的第二极与第一电源电压端连接；

[0042] 所述第二下拉电路包括：

[0043] 第二节点下拉晶体管，第二节点下拉晶体管的栅极与第二下拉节点连接，第二节点下拉晶体管的第一极与上拉节点连接，第二节点下拉晶体管的第二极与第一电源电压端连接；和

[0044] 第二输出下拉晶体管，第二输出下拉晶体管的栅极与第二下拉节点连接，第二输出下拉晶体管的第一极与GOA输出端连接，第二输出下拉晶体管的第二极与第一电源电压端连接。

[0045] 可选的，所述输出电路包括：

[0046] 输出晶体管，其栅极与上拉节点连接，第一极与时钟信号端连接，第二极与GOA输出端连接；

[0047] 第一电容器，其第一端与上拉节点连接，第二端与GOA输出端连接。

[0048] 可选的，所述驱动电路包括级联的N个GOA单元，该N个GOA单元是第一GOA单元至第N GOA单元；其中N为大于等于2的整数。

[0049] 可选的，在所述级联的N个GOA单元中，

[0050] 第一GOA单元的信号输入端连接帧起始信号，第N GOA单元的复位信号端连接帧起始信号；

[0051] 第二GOA单元至第N GOA单元中的每个GOA单元的信号输入端连接到与其相邻的上一级GOA单元的输出端，

[0052] 所述第一GOA单元至第N-1GOA单元中的每个GOA单元的复位信号端连接到与其相邻的下一级GOA单元的输出端。

[0053] 可选的，所述N个GOA单元均连接有上述所述关机放电电路；且与第i个GOA单元连接的关机放电电路的所述控制信号端为第i-2个GOA单元的输出端；其中，i取值为3～N；与第一个GOA单元和第二个GOA单元连接的关机放电电路的所述控制信号端为信号线端、任意GOA输出端或者预设控制信号端。

[0054] 在本申请的第四方面，还提供了一种显示装置，所述显示装置包括所述的驱动电路。

[0055] 从上面所述可以看出，本发明提供的关机放电电路、驱动方法、驱动电路及显示装置通过开关模块、储能模块以及控制模块的组合作用实现对上拉节点的放电操作，同时通过控制模块使得储能模块只有在Xon功能启动时才可以实现充电过程，然后进一步使得储能模块在Xon功能结束后才可以将开关模块打开，最终使得上拉节点与低电压信号导通，也即将上拉节点中存在的高电位释放掉，这样，即使再次开机，由于上拉节点中的电量已经释放掉了，也即相应控制的TFT开关也会关闭，因此，不会对开机后的相应控制信号造成干扰。因此，本申请所述关机放电电路、驱动方法、驱动电路及显示装置能够在驱动器实现Xon功能后对上拉节点进行放电，避免再次开机带来的信号耦合错误，最终提高显示效果。

附图说明

[0056] 图1为本发明提供的关机放电电路实施例的结构框图一；

[0057] 图2为本发明提供的关机放电电路实施例的结构框图二；

[0058] 图3为本发明提供的关机放电电路具体电路结构图一；

[0059] 图4为本发明提供的关机放电电路具体电路结构图二；

[0060] 图5为本发明提供的关机放电电路驱动方法实施例的流程图；

[0061] 图6为本发明提供的驱动电路连接关系示意图；

[0062] 图7为本发明提供的驱动电路中GOA单元的结构框图一；

[0063] 图8为本发明提供的驱动电路中GOA单元的结构框图二；

[0064] 图9为本发明提供的驱动电路的具体电路结构示意图一；

[0065] 图10为本发明提供的级联的GOA驱动电路结构示意图；

[0066] 图11为本发明提供的驱动电路正常驱动时的电路时序图；

[0067] 图12为本发明提供的驱动电路关机掉电时的电路时序图；

[0068] 图13为本发明提供的驱动电路的具体电路结构示意图二；。

具体实施方式

[0069] 为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。

[0070] 需要说明的是，本发明实施例中所有使用“第一”和“第二”的表述均是为了区分两个相同名称非相同的实体或者非相同的参量，可见“第一”“第二”仅为了表述的方便，不应理解为对本发明实施例的限定，后续实施例对此不再一一说明。

[0071] 针对于在移位寄存器中通过Xon功能来解决关机残像问题，进而使得上拉节点PU在一定时间内存在高电位的问题，发明人经过仔细研究提出一种关机放电结构相应的解决方案，在关机Xon功能执行后电路可以回位到稳定的状态，而避免开机瞬间的时序错误。当然，基于同样的思路，也可以相应的转换成开机放电结构。

[0072] 实施例一，

[0073] 参照图1所示，为本发明提供的关机放电电路实施例的结构框图一。所述关机放电电路102包括：开关模块、储能模块以及控制模块。GOA栅极驱动器由一系列的GOA单元组成，使得能够实现对不同单元的分别控制，而本申请主要就是针对于GOA单元101中上拉节点在Xon功能结束时存在一定高电位的问题。因此，所述关机放电电路连接到每个GOA单元101中。具体的，所述控制模块1的输入端11与控制信号端连接，所述控制模块1的输出端12与所述储能模块2的第一端21连接；所述储能模块2的第二端22与所述开关模块3的第一端31连接；所述开关模块3的第二端32连接到上拉节点，所述开关模块3的第三端33连接到第一电源电压端；其中，所述控制模块1用于在Xon功能启动后，基于所述控制信号端输入的控制信号控制所述储能模块2，使得所述储能模块2充电；所述储能模块2用于通过充电或放电控制所述开关模块3的第二端32和第三端33导通或断开；所述开关模块用于通过第一端31接收所述储能模块2的控制使得上拉节点与所述第一电源电压端导通或者断开。这样，使得驱动电路中增加了一个自放电结构，能够用来改善相关显示器开关机瞬态信号以及栅驱动器输出异常的问题，最终使得驱动电路输出信号更加稳定。

[0074] 由上述实施例可知，本申请所述关机放电电路通过开关模块、储能模块以及控制模块的组合作用实现对上拉节点的放电操作，同时通过控制模块使得储能模块只有在Xon功能启动时才可以实现充电过程，然后进一步使得储能模块在Xon功能结束后才可以将开关模块打开，最终使得上拉节点与低电压信号导通，也即将上拉节点中存在的高电位释放掉，这样，即使再次开机，由于上拉节点中的电量已经释放掉了，也即相应控制的TFT开关也会关闭，因此，不会对开机后的相应控制信号造成干扰。因此，本申请所述关机放电电路能够在驱动器实现Xon功能后对上拉节点进行放电，避免再次开机带来的信号耦合错误，最终提高显示效果。

[0075] 进一步，在一个实施例中，参照图2所示，为本发明提供的关机放电电路实施例的结构框图二。由图可知，所述控制模块1包括开关单元13；所述开关单元13的第一端131和所述储能模块2的第三端23均连接到第一电源电压端，所述开关单元13的第二端132和所述储能模块2的第一端21连接；所述控制模块1还用于控制所述开关单元13的导通或关闭，使得所述开关单元13导通时，若所述第一电源电压端为高电位，则所述储能模块2充电，若所述第一电源电压端为低电位则所述储能模块2放电。。这样，使得只有在Xon功能启动时，控制模块1中的开关单元13打开，从而使得储能模块的两端均与第一电源电压端连接，而由于Xon功能使得所有输出均为高电位，因此将会对储能模块2进行充电，或者说当Xon功能结束时，由于第一电源电压端被拉低，而所述储能模块2中的第二端依旧存在高电位，也即使得储能模块2第三端和第二端存在电位差，进而可以将开关模块3打开。由上述结构可知，由于第一电源电压端只有在Xon功能启动时才会被置于高电位，并且在Xon功能结束后第一电源电压端会被拉低，所以只有在Xon功能启动后才能够实现储能模块的充电，而正常情况下，所述开关单元打开将会使得储能模块2的两端均与处于低电位的第一电源电压端连接，将会使得储能模块2放电，因而也不会开启开关模块从而影响正常驱动。因此，本申请所述关机放电电路只能在Xon功能启动后，对上拉节点中存在的高电位进行放电，而不会对其余控制过程造成不良影响，保证了相关显示驱动电路的安全性和稳定性。

[0076] 需要说明的是，本申请所有实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件。在本实施例中，每个晶体管的漏极和源极的连接方式可以互换，因此，本公开实施例中各晶体管的漏极、源极实际是没有区别的。这里，仅仅是为了区分晶体管除栅极之外的两极，而将其中一极称为漏极，另一极称为源极。本公开实施例中采用的薄膜晶体管可以为N型晶体管，也可以为P型晶体管。在本公开实施例中，当采用N型薄膜晶体管时，其第一极可以是源极，第二极可以是漏极。在以下实施例中，以薄膜晶体管为N型晶体管为例进行的说明，即栅极的信号是高电平时，薄膜晶体管导通。可以想到，当采用P型晶体管时，需要相应调整驱动信号的时序。

[0077] 参照图3所示，为本发明提供的关机放电电路具体电路结构图一。所述开关模块3包括放电薄膜晶体管M16；所述放电薄膜晶体管M16的第一极连接到上拉节点PU，所述放电薄膜晶体管M16的第二极连接到第一电源电压端Vss上，所述放电薄膜晶体管M16的栅极连接到储能模块的第二端；其中，所述放电薄膜晶体管M16的第一极为源极或者漏极，所述放电薄膜晶体管M16的第二极为与第一极对应的漏极或者源极。当然，这里的放电薄膜晶体管M16也可以使用具有同样开关功能的单元器件替换或者使用多个放电薄膜晶体管的组合实现同样的开关过程。

[0078] 所述储能模块2包括储能电容C2；所述储能电容C2的第一端连接到第一电源电压端Vss上，所述储能电容C2的第二端连接到开关模块3的第一端和控制模块的输出端。

[0079] 所述控制模块1包括控制薄膜晶体管M18；所述控制薄膜晶体管M18的第一级连接到储能模块的第一端；所述控制薄膜晶体管M18的第二极连接到第一电源电压端；所述控制薄膜晶体管M18的栅极连接到控制信号端；可选的，所述控制信号端为信号线端、任意GOA单元的输出端或者预设的控制信号端；其中，所述控制薄膜晶体管M18的第一极为源极或者漏极，所述控制薄膜晶体管M18的第二极为与第一极对应的漏极或者源极。所述信号线或者GOA单元的输出端是指在Xon功能实现时将会置于高电位的相关节点，这样能够保证在Xon功能实现时，控制模块中的控制薄膜晶体管M18将会打开，进而使得储能模块2存储能量。

[0080] 优选的，所述储能电容C2的电容值为10fF～9000fF。

[0081] 参照图5所示，为本发明提供的关机放电电路具体电路结构图二。由图可知，所述控制模块还包括辅助薄膜晶体管M17；所述辅助薄膜晶体管M17的第一极连接到储能电容的第二端；所述辅助薄膜晶体管M17的第二极以及辅助薄膜晶体管M17的栅极均连接到第一电源电压端；其中，所述辅助薄膜晶体管的第一极为源极或者漏极，所述辅助薄膜晶体管的第二极为与第一极对应的漏极或者源极。通过增加辅助薄膜晶体管M17，使得在Xon功能拉高时，即使控制薄膜晶体管M18或者与控制薄膜晶体管M18栅极连接的信号端出现错误，第一电源电压端Vss的拉高也可以直接打开辅助薄膜晶体管M17，使得储能电容C2两端处于高电位，进而保证Xon功能结束后，可以稳定的对上拉节点PU进行放电。因此，上述辅助薄膜晶体管M17能够提高本申请所述关机放电电路的稳定性和可靠性。

[0082] 实施例二，

[0083] 针对于上述关机放电电路，本申请还提供了所述关机放电电路对应的驱动方法，该方法包括：

[0084] 步骤301，在Xon功能启动后，控制信号端输入有效的控制信号，使得控制模块对储能模块进行控制，并使得所述储能模块充电；

[0085] 步骤302，Xon功能结束后，所述储能模块中存储的电能打开所述开关模块，使得上拉节点与第一电源电压端导通，所述上拉节点电位与第一电源电压端电位齐平。由于Xon功能结束后，第一电源电压端将会拉低为低电平，因此通过关机放电电路的信号控制，将会使得上拉节点的电位也被拉低，也即使得上拉节点释放残余电荷，这样，即使再次开机，也不会出现信号耦合现象。

[0086] 实施例三，

[0087] 在本申请的另一方面，还提供了一种驱动电路：所述驱动电路包括GOA单元和上述任一项所述的关机放电电路。参照图6所示，为本发明提供的驱动电路连接关系示意图。所述GOA单元中设置有上拉节点PU；所述GOA单元，连接信号输入端Input、复位信号端RESET、第一电源电压端Vss、第二电源电压端Vdd1、第三电源电压端Vdd2、时钟信号端CLK以及GOA输出端，所述GOA单元被配置以在信号输入端的输入信号处于有效输入电平时，将时钟信号端的时钟信号输出到GOA输出端。

[0088] 其中，第一电源电压端Vss是低电源电压端。第二电源电压端Vdd1和第三电源电压端Vdd2是高电源电压端。

[0089] 参照图7所示，为本发明提供的驱动电路中GOA单元的结构框图一。

[0090] 如图7所示的，在一个实施例中，所述GOA单元101包括：输入电路201、复位电路202、下拉控制电路203、下拉电路204和输出电路205。

[0091] 所述输入电路201连接信号输入端Input和上拉节点PU，被配置以在信号输入端的输入信号Input处于有效输入电平时，将所接收的输入信号传递到上拉节点PU。

[0092] 所述复位电路202连接复位信号端RESET、第一电源电压端Vss和上拉节点PU，被配置以在复位信号端RESET的复位信号处于有效控制电平时将上拉节点PU处的上拉信号下拉至第一电源电压端Vss的电源电压。

[0093] 所述下拉控制电路203连接第二电源电压端Vdd1、第三电源电压端Vdd2、上拉节点PU、下拉节点PD1和PD2以及第一电源电压端Vss，被配置为控制下拉电路204是否进行操作。例如，下拉控制电路203在上拉节点PU处的上拉信号处于有效上拉电平时在下拉节点PD处产生处于非有效下拉电平的下拉信号；而在上拉节点PU处的上拉信号处于非有效上拉电平时，响应高电平电压信号Vdd1或Vdd2，将高电平电压信号Vdd1或Vdd2提供给下拉节点PD1和PD2。

[0094] 所述下拉电路204连接下拉节点PD、上拉节点PU、第一电源电压端Vss和GOA输出端，被配置以在下拉节点PD处的下拉信号处于有效下拉电平时将所述GOA输出端和所述上拉节点PU下拉至所述第一电源电压端Vss的电源电压。

[0095] 所述输出电路205连接时钟信号端CLK、上拉节点PU和GOA输出端，被配置以在上拉节点PU处的上拉信号处于有效上拉电平时将时钟信号端CLK的时钟信号输出到GOA输出端。

[0096] 所述关机放电电路102连接到上拉节点PU和第一电源电压端Vss，用于在GOA栅极驱动在启动Xon功能后，将上拉节点PU中的残余电量释放掉，避免残余电量给再次开启操作造成信号耦合等不良影响。

[0097] 参照图8所示，为本发明提供的驱动电路中GOA单元的结构框图二。

[0098] 如图8所示，下拉控制电路203包括第一下拉控制电路2031和第二下拉控制电路2032，并且下拉节点PD包括第一下拉节点PD1和第二下拉节点PD2。

[0099] 下拉电路204包括第一下拉电路2041和第二下拉电路2042。

[0100] 第一下拉控制电路2031连接第二电源电压端Vdd1、上拉节点PU、第一下拉节点PD1以及第一电源电压端Vss，被配置为控制第一下拉电路2041是否进行操作。例如，第一下拉控制电路2031在上拉节点PU处的上拉信号处于有效上拉电平时在第一下拉节点PD1处产生处于非有效下拉电平的下拉信号；而在上拉节点PU处的上拉信号处于非有效上拉电平时，响应高电平电压信号Vdd1，将高电平电压信号Vdd1提供给第一下拉节点PD1。

[0101] 第二下拉控制电路2032连接第三电源电压端Vdd2、上拉节点PU、第二下拉节点PD2以及第一电源电压端Vss，被配置为控制第二下拉电路2042是否进行操作。例如，第二下拉控制电路2032在上拉节点PU处的上拉信号处于有效上拉电平时在第二下拉节点PD2处产生处于非有效下拉电平的下拉信号；而在上拉节点PU处的上拉信号处于非有效上拉电平时，响应高电平电压信号Vdd2，将高电平电压信号Vdd2提供给第二下拉节点PD2。

[0102] 第一下拉电路2041连接第一下拉节点PD1、上拉节点PU、第一电源电压端Vss和GOA输出端，被配置以在第一下拉节点PD1处的下拉信号处于有效下拉电平时将所述GOA输出端和所述上拉节点PU下拉至所述第一电源电压端Vss的电源电压。

[0103] 第二下拉电路2042连接第二下拉节点PD、上拉节点PU、第一电源电压端Vss和GOA输出端，被配置以在第二下拉节点PD2处的下拉信号处于有效下拉电平时将所述GOA输出端和所述上拉节点PU下拉至所述第一电源电压端Vss的电源电压。

[0104] 参照图9所示，为本发明提供的驱动电路的具体电路结构示意图一。

[0105] 下面以图9中的晶体管均为在栅极输入高电平时导通的N型晶体管为例进行说明。

[0106] 如图9所示，在一个实施例中，例如，输入电路201包括输入晶体管M1，输入晶体管M1的栅极和第一极分别与信号输入端Input连接，输入晶体管M1的第二极与上拉节点PU连接。在信号输入端Input的输入信号处于高电平时，输入晶体管M1导通，将信号输入端Input的输入信号传递到上拉节点PU。输入电路201的具体实现结构和控制方式等不构成对本公开实施例的限制。

[0107] 在一个实施例中，例如，复位电路202包括复位晶体管M2，复位晶体管M2的栅极与复位信号端RESET连接，第一极与上拉节点PU连接，第二极与第一电源电压端Vss连接。在复位信号端RESET处的复位信号处于高电平时，复位晶体管M2导通，将上拉节点PU处的上拉信号下拉至第一电源电压端Vss的电源电压。上述的复位电路202仅仅是示例，其还可以具有其它结构。

[0108] 在一个实施例中，例如，下拉控制电路203包括第一下拉控制电路2031和第二下拉控制电路2032，下拉节点PD包括第一下拉节点PD1和第二下拉节点PD2。

[0109] 第一下拉控制电路2031包括第一下拉控制晶体管M5、第二下拉控制晶体管M7、第三下拉控制晶体管M4和第四下拉控制晶体管M6。第一下拉控制晶体管M5的栅极和第一下拉控制节点PD_CN1连接，第一极与第二电源电压端Vdd1连接，第二极与第一下拉节点PD1连接；第二下拉控制晶体管M7的栅极与上拉节点PU连接，第一极与第一下拉节点PD1连接，第二极与第一电源电压端Vss连接；第三下拉控制晶体管M4的栅极和第一极分别与第二电源电压端Vdd1连接，第二极与第一下拉控制节点PD_CN1连接；第四下拉控制晶体管M6的栅极与上拉节点PU连接，第一极与第一下拉控制节点PD_CN1连接，第二极与第一电源电压端Vss连接。

[0110] 第二下拉控制电路2032包括第五下拉控制晶体管M11、第六下拉控制晶体管M13、第七下拉控制晶体管M10和第八下拉控制晶体管M12。第五下拉控制晶体管M11的栅极和第二下拉控制节点PD_CN2连接，第一极与第三电源电压端Vdd2连接，第二极与第二下拉节点PD2连接；第六下拉控制晶体管M13的栅极与上拉节点PU连接，第一极与第二下拉节点PD2连接，第二极与第一电源电压端Vss连接；第七下拉控制晶体管M10的栅极和第一极分别与第三电源电压端Vdd2连接，第二极与第二下拉控制节点PD_CN2连接；第八下拉控制晶体管M12的栅极与上拉节点PU连接，第一极与第二下拉控制节点PD_CN2连接，第二极与第一电源电压端Vss连接。

[0111] 在一个实施例中，例如，下拉电路204包括第一下拉电路2041和第二下拉电路2042。

[0112] 第一下拉电路2041包括第一节点下拉晶体管M8和第一输出下拉晶体管M9，第一节点下拉晶体管M8的栅极和第一输出下拉晶体管M9的栅极与第一下拉节点PD1连接，第一节点下拉晶体管M8的第二极和第一输出下拉晶体管M9的第二极与第一电源电压端Vss连接，第一节点下拉晶体管M8的第一极与上拉节点PU连接，第一输出下拉晶体管M9的第一极与GOA输出端连接。在第一下拉节点PD1处的下拉信号处于高电平时，第一节点下拉晶体管M8和第一输出下拉晶体管M9导通，分别将上拉节点PU和GOA输出端下拉至第一电源电压端Vss的电源电压。

[0113] 第二下拉电路2042包括第二节点下拉晶体管M14和第二输出下拉晶体管M15，第二节点下拉晶体管M14的栅极和第二输出下拉晶体管M15的栅极与第二下拉节点PD2连接，第二节点下拉晶体管M14的第二极和第二输出下拉晶体管M15的第二极与第一电源电压端Vss连接，第二节点下拉晶体管M14的第一极与上拉节点PU连接，第二输出下拉晶体管M15的第一极与GOA输出端连接。在第二下拉节点PD2处的下拉信号处于高电平时，第二节点下拉晶体管M14和第二输出下拉晶体管M15导通，分别将上拉节点PU和GOA输出端下拉至第一电源电压端Vss的电源电压。

[0114] 上述的下拉控制电路203和下拉电路204仅仅是示例，其还可以具有其它结构。

[0115] 在一个实施例中，例如，输出电路205包括输出晶体管M3和第一电容器C1，输出晶体管M3的栅极与上拉节点PU连接，输出晶体管M3的第一极与时钟信号端CLK连接，输出晶体管M3的第二极与GOA输出端连接；第一电容器C1的第一端与上拉节点PU连接，第一电容器C1的第二端与GOA输出端连接。在上拉节点PU处的上拉信号处于高电平时，输出晶体管M3导通，将时钟信号端CLK的第二时钟信号输出到GOA输出端。

[0116] 上述的输出电路205仅仅是示例，其还可以具有其它结构。

[0117] 在一个实施例中，例如，所述关机放电电路包括控制薄膜晶体管M18、辅助薄膜晶体管M17、储能电容C2以及放电薄膜晶体管M16。所述控制薄膜晶体管M18的栅极与控制信号端连接，所述控制薄膜晶体管M18的第一极、辅助薄膜晶体管M17的第一极、储能电容C2的第二端均与放电薄膜晶体管M16的栅极连接；所述控制薄膜晶体管M18第二极与第一电源电压端Vss连接；所述辅助薄膜晶体管M17的栅极、第二极、所述储能电容C2的第一端以及放电薄膜晶体管M16的第二极均与第一电源电压端Vss连接；所述放电薄膜晶体管M16的第一极连接到上拉节点PU。

[0118] Xon功能启动时，将所有信号线端拉高，控制信号端输出有效电平使得控制薄膜晶体管M18以及辅助薄膜晶体管M17打开，进而使得储能电容C2两端均与第一电源电压端Vss连接，此时，所述第一电源电压端Vss连接处于高电位，进而能够对储能电容C2进行充电；当Xon功能结束后，第一电源电压端Vss被拉低，但储能电容C2第二端还处于高电位，也即能够打开放电薄膜晶体管M16，进而使得上拉节点PU与第一电源电压端Vss导通，也即将上拉节点PU的电位拉低至与第一电源电压端Vss相同的低电位。

[0119] 上述的修复电路102仅仅是示例，其还可以具有能够实现相同功能的其它结构。

[0120] 实施例四，

[0121] 参照图10所示，为本发明提供的级联的GOA驱动电路结构示意图；

[0122] 图10所示的GOA驱动电路包括级联的N个GOA单元，该N个GOA单元是第一GOA单元至第N GOA单元，其中N为大于等于2的整数。每级GOA单元都可以采用上文中所描述的结构。

[0123] 其中在所述级联的N个GOA单元中，

[0124] 第一GOA单元的信号输入端连接帧起始信号，第N GOA单元的复位信号端连接帧起始信号。

[0125] 第二GOA单元至第N GOA单元中的每个GOA单元的信号输入端连接到与其相邻的上一级GOA单元的输出端。

[0126] 所述第一GOA单元至第N-1GOA单元中的每个GOA单元的复位信号端连接到与其相邻的下一级GOA单元的输出端。

[0127] 其中，在GOA驱动电路中，将帧起始信号接入每一级GOA单元。

[0128] 各级GOA单元的驱动信号输出端与栅线相连。

[0129] 上述GOA驱动电路通过各级GOA单元的驱动信号输出端与对应的栅线连接，用于顺序地向对应的栅线输出扫描信号。

[0130] 在本申请另一些可选的实施例中，还提供了一种显示装置，所述显示装置包括上述实施例所述的驱动电路。用于保护具有本申请所述关机放电电路对应的显示装置。例如：手机、平板电脑、触控笔记本等等。

[0131] 图11为本发明提供的驱动电路正常驱动时的电路时序图；图12为本发明提供的驱动电路关机掉电时的电路时序图。

[0132] 由图11可知，通过GOA单元的级联设置，使得级联的GOA单元依次输出有效的电位，且在时间上按照先后顺序依次出现。

[0133] 由于本申请方案主要是解决开关机或突发掉电时的时序信号控制的问题，因此本实施例中重点说明关机后的电路状态，关机时的时序参见图12。驱动电路在实现Xon功能时，是指在关机掉电的瞬间，将电路当中所有的信号短时间内拉高，形成所有的栅极驱动器一起为高的一个功能。以图9为例，上拉节点PU连接到第一电容C1，在关机后PU点被充为高电压，Xon的输出结束后，几乎所有的TFT电压都处于关闭状态，但是上拉节点PU的电压在掉电后短时间内依旧保持为高，当面板开机之后，信号再次输入之后，未被重置的PU点极容易被CLK信号耦合，而产生错误的栅极输出。本申请的方案要解决这个问题，因此增加了对第一电容C1放电的结构，并使用储能电容C2保持一定的时间，使得PU点的电荷与第一电源电压端保持一致，也即从高电位变为低电位，最终减小了开关机时的输出错误概率。

[0134] 参照附图9所示，一般GOA单元相应驱动电路在掉电的过程中，Xon功能开启将会使得所有的信号线和GOA输出都为高电位，随后信号线上的电位逐渐归零，而PU点在C1作用下将会在一段时间内保持为高电位。通过增加本申请所述关机放电电路，在Xon开启时，M17导通或者M18导通，将会使得C2的两端都被置高，当Vss逐渐降低后，C2的另一端还可以在短时间内保持高电位状态，因此储能电容C2可以开启M16，进而导通PU点和已经置零的Vss连接，最终将上拉节点PU中的电位拉低为电位。因此在断电之后，C2可以维持一段时间的供电使得PU点电压降低，从而避免开机时时序信号出错的可能性。此外，而在正常驱动过程中，M18会在output N-2开启，进而给C2放电，拉低电压，使得M16关闭，因此本申请所述关机放电电路对移位寄存器中相应电路的正常驱动不产生任何不良影响。

[0135] 需要说明的是，本申请附图6-9中的时序信号只使用了CLK信号，而实际过程中还可以同时使用电位相反的CLK信号和CLKB信号，因此，附图10-12中所述的CLKB信号是指与CLK信号电位相反的一组时序控制信号。

[0136] 此外，图10中所述的结构并未标注出关机放电电路，而实际中每个GOA单元均需要与关机放电电路连接。同时，就有关机放电电路中控制信号端的来源不同，级联的GOA单元既可以连接到一个共同的关机放电电路，也可以针对每个GOA单元分别设置一个关机放电电路。

[0137] 在一个实施例中，如果所述关机放电电路中的控制信号端为预设的控制信号或者第一电源电压，则可以使得所有GOA单元均连接到一个关机放电电路。这样的好处是可以大大节省空间和相关工艺，但是也会使得控制不精准，尤其是针对于某一个单元出现问题时，难以调整。

[0138] 在一个实施例中，还可以对每个GOA单元分别设置关机放电电路。

[0139] 参照图10所示，为本发明提供的驱动电路的具体电路结构示意图二。由图可知，基于GOA栅极驱动是通过级联的方式实现的，因此，当前第N个GOA单元中的信号输入端Input可以设置有上一个GOA单元的输出端Output N-1。而对于关机放电电路来说，可以使得控制信号端与之前的GOA单元的输出端连接，例如，所述控制薄膜晶体管M18的栅极连接到OUTPUT N-X；也即，所述控制信号端为之前N个GOA单元的输出端。这样，可以使得当前的GOA单元在第N-X个GOA单元输出高电位时，通过打开控制薄膜晶体管M18进而使得储能电容C2两端均连接到第一电源电压端Vss上，也即能够给储能电容C2提前放电，防止储能电容C2中的电量打开开关模块而使得当前GOA单元的控制信号存在干扰，因此，通过提前对储能电容C2放电可以降低关机放电电路对相应驱动电路的影响。

[0140] 优选的，所述控制薄膜晶体管的栅极连接到OUTPUT N-2或者OUTPUT N-1。也即，在前一刻对当前移位寄存器中的储能电容C2放电可以保证储能电容C2对相应驱动电路的影响降到最低程度。

[0141] 在一个实施例中，结合图9和图10可以得到一个具体的驱动电路图。参照图13所示，为本发明提供的驱动电路的具体电路结构示意图二。由图13可知，当前第N GOA单元的信号输入端Input为第N-1GOA单元的输出端Output N-1；而关机放电电路中的控制信号端为第N-2GOA单元的输出端Output N-2。这样使得当第N-2GOA单元输出高电位时，能够预先对储能电容C2进行放电，进而提高了关机放电电路对当前GOA单元中的上拉节点进行放电的准确性和可靠性。

[0142] 所属领域的普通技术人员应当理解：以上任何实施例的讨论仅为示例性的，并非旨在暗示本公开的范围(包括权利要求)被限于这些例子；在本发明的思路下，以上实施例或者不同实施例中的技术特征之间也可以进行组合，步骤可以以任意顺序实现，并存在如上所述的本发明的不同方面的许多其它变化，为了简明它们没有在细节中提供。

[0143] 另外，为简化说明和讨论，并且为了不会使本发明难以理解，在所提供的附图中可以示出或可以不示出与集成电路(IC)芯片和其它部件的公知的电源/接地连接。此外，可以以框图的形式示出装置，以便避免使本发明难以理解，并且这也考虑了以下事实，即关于这些框图装置的实施方式的细节是高度取决于将要实施本发明的平台的(即，这些细节应当完全处于本领域技术人员的理解范围内)。在阐述了具体细节(例如，电路)以描述本发明的示例性实施例的情况下，对本领域技术人员来说显而易见的是，可以在没有这些具体细节的情况下或者这些具体细节有变化的情况下实施本发明。因此，这些描述应被认为是说明性的而不是限制性的。

[0144] 尽管已经结合了本发明的具体实施例对本发明进行了描述，但是根据前面的描述，这些实施例的很多替换、修改和变型对本领域普通技术人员来说将是显而易见的。例如，其它存储器架构(例如，动态RAM(DRAM))可以使用所讨论的实施例。

[0145] 本发明的实施例旨在涵盖落入所附权利要求的宽泛范围之内的所有这样的替换、修改和变型。因此，凡在本发明的精神和原则之内，所做的任何省略、修改、等同替换、改进等，均应包含在本发明的保护范围之内。