一种存储器单元阵列结构和电子装置

摘要

本发明提供一种存储器单元阵列结构和电子装置，涉及半导体技术领域。包括：半导体衬底；若干存储器单元设置于所述半导体衬底上成m行n列排列，每个所述存储器单元包括第一二极管、第二二极管和随机存取存储器组件；在同一列的存储器单元的第一二极管设置于同一第一阱区中，该第一阱区中设置有具有与所述第一阱区相同的导电类型的第三掺杂区，该第三掺杂区与所在列的复位线电连接；在同一列的存储器单元的第二二极管设置于同一第二阱区中，该第二阱区中设置有具有与第二阱区相同的导电类型的第四掺杂区，该第四掺杂区与所在列的位线电连接。该存储器单元阵列结构在保证存储器单元阵列功能实现的前提下，明显的缩小了存储器单元阵列结构的尺寸。

权利要求

1.一种存储器单元阵列结构，其特征在于，包括：

半导体衬底；

若干存储器单元，设置于所述半导体衬底上成m行n列排列，m、n为正整数，每个所述存储器单元包括第一二极管、第二二极管和随机存取存储器组件；

n列第一阱区和n列第二阱区，每个所述第一阱区和第二阱区均沿所述列的方向延伸，且所述第一阱区和所述第二阱区沿所述行的方向交替间隔排布于所述半导体衬底中，所述第一阱区具有第一导电类型，所述第二阱区具有第二导电类型；

第一掺杂区，设置于所述第一阱区中，具有所述第二导电类型，其中，在每个所述第一阱区中沿所述列的方向间隔排布m个所述第一掺杂区，每个所述第一掺杂区和其下方的所述第一阱区构成一所述第一二极管；

第二掺杂区，设置于所述第二阱区中，具有所述第一导电类型，其中，在每个所述第二阱区中沿所述列的方向间隔排布m个所述第二掺杂区，每个所述第二掺杂区和其下方的所述第二阱区构成一所述第二二极管；

第三掺杂区，具有与所述第一阱区相同的导电类型，在每个所述第一阱区中设置至少一所述第三掺杂区，且所述第三掺杂区与其相邻的所述第一掺杂区之间彼此隔离；

第四掺杂区，具有与所述第二阱区相同的导电类型，在每个所述第二阱区中设置至少一所述第四掺杂区，且所述第四掺杂区与其相邻的所述第二掺杂区之间彼此隔离；

若干随机存取存储器组件，设置于所述半导体衬底上，每个所述随机存取存储器组件的底部电连接其所在存储器单元中的所述第一掺杂区和所述第二掺杂区；

m行字线，设置于所述随机存取存储器组件的上方，且相邻所述字线之间彼此间隔平行，位于同一行的所述存储器单元的所述随机存取存储器组件的顶部电连接同一所述字线；

n列复位线，设置于每列所述第三掺杂区的上方，每列所述复位线彼此间相互隔离，每列所述复位线电连接其下方的所述第三掺杂区；

n列位线，设置于每列所述第四掺杂区的上方，每列所述位线彼此间相互隔离，每列所述位线电连接其下方的所述第四掺杂区。

2.如权利要求1所述的存储器单元阵列结构，其特征在于，设置于每个所述第一阱区中的所述第三掺杂区位于所述第一阱区的一端。

3.如权利要求2所述的存储器单元阵列结构，其特征在于，设置于每个所述第二阱区中的所述第四掺杂区位于所述第二阱区的一端。

4.如权利要求3所述的存储器单元阵列结构，其特征在于，所述第三掺杂区和所述第四掺杂区沿所述行的方向交替排列。

5.如权利要求1所述的存储器单元阵列结构，其特征在于，在相邻的所述第一阱区和所述第二阱区之间设置有深沟槽隔离结构，以隔离所述第一阱区和所述第二阱区，所述深沟槽隔离结构沿所述列的方向延伸，所述深沟槽隔离结构位于所述半导体衬底中，且所述深沟槽隔离结构的底部位于所述第一阱区和第二阱区的底部的下方。

6.如权利要求1所述的存储器单元阵列结构，其特征在于，在位于同一所述第一阱区中的相邻的所述第一掺杂区之间、相邻的所述第三掺杂区和所述第一掺杂区之间、位于同一所述第二阱区中的相邻的所述第二掺杂区之间、相邻的所述第四掺杂区和所述第二掺杂区之间均设置浅沟槽隔离结构，其中，所述浅沟槽隔离结构的底面高于所述第一阱区和所述第二阱区的底面。

7.如权利要求1所述的存储器单元阵列结构，其特征在于，在所述半导体衬底中还设置有隔离阱区，所述隔离阱区具有所述第二导电类型，所述隔离阱区位于所述第一阱区和所述第二阱区的下方。

8.如权利要求7所述的存储器单元阵列结构，其特征在于，所述隔离阱区的顶部贴近所述第一阱区和所述第二阱区的底部。

9.如权利要求1所述的存储器单元阵列结构，其特征在于，每列所述复位线沿所述列的方向向所述存储器单元阵列结构的外侧边缘延伸。

10.如权利要求1所述的存储器单元阵列结构，其特征在于，每列所述位线沿所述列的方向向所述存储器单元阵列结构的外侧边缘延伸。

11.如权利要求1所述的存储器单元阵列结构，其特征在于，所述第一导电类型为P型，所述第二导电类型为N型；或者，所述第一导电类型为N型，所述第二导电类型为P型。

12.如权利要求1所述的存储器单元阵列结构，其特征在于，所述随机存取存储器组件为电阻式随机存取存储器、相变随机存取存储器或磁随机存取存储器中的一种。

13.如权利要求1所述的存储器单元阵列结构，其特征在于，在每个所述随机存取存储器组件下方的所述半导体衬底上设置有互连金属层，在所述互连金属层的下方设置有彼此隔离的第一接触孔和第二接触孔，所述第一接触孔电连接所述第一掺杂区和所述互连金属层，所述第二接触孔电连接所述第二掺杂区和所述互连金属层，所述互连金属层电连接所述随机存取存储器组件的底部。

14.如权利要求13所述的存储器单元阵列结构，其特征在于，与不同的所述随机存取存储器组件电连接的所述互连金属层之间彼此隔离。

15.如权利要求1所述的存储器单元阵列结构，其特征在于，每列所述复位线通过设置于半导体衬底上的第三接触孔与其下方的所述第三掺杂区电连接。

16.如权利要求1所述的存储器单元阵列结构，其特征在于，每列所述位线通过设置于半导体衬底上的第四接触孔与其下方的所述第四掺杂区电连接。

17.如权利要求1所述的存储器单元阵列结构，其特征在于，所述复位线和所述位线之间彼此相互隔离平行。

18.如权利要求1所述的存储器单元阵列结构，其特征在于，所述半导体衬底具有所述第一导电类型。

19.一种电子装置，其特征在于，包括存储器单元阵列结构，所述存储器单元阵列包括：半导体衬底；

若干存储器单元，设置于所述半导体衬底上成m行n列排列，m、n为正整数，每个所述存储器单元包括第一二极管、第二二极管和随机存取存储器组件；

n列第一阱区和n列第二阱区，每个所述第一阱区和第二阱区均沿所述列的方向延伸，且所述第一阱区和所述第二阱区沿所述行的方向交替间隔排布于所述半导体衬底中，所述第一阱区具有第一导电类型，所述第二阱区具有第二导电类型；

第一掺杂区，设置于所述第一阱区中，具有所述第二导电类型，其中，在每个所述第一阱区中沿所述列的方向间隔排布m个所述第一掺杂区，每个所述第一掺杂区和其下方的所述第一阱区构成一所述第一二极管；

第二掺杂区，设置于所述第二阱区中，具有所述第一导电类型，其中，在每个所述第二阱区中沿所述列的方向间隔排布m个所述第二掺杂区，每个所述第二掺杂区和其下方的所述第二阱区构成一所述第二二极管；

若干随机存取存储器组件，设置于所述半导体衬底上，每个所述随机存取存储器组件的底部电连接其所在存储器单元中的所述第一掺杂区和所述第二掺杂区；

m行字线，设置于所述随机存取存储器组件的上方，且相邻所述字线之间彼此间隔平行，位于同一行的所述存储器单元的所述随机存取存储器组件的顶部电连接同一所述字线；

第三掺杂区，具有与所述第一阱区相同的导电类型，在每个所述第一阱区中设置至少一所述第三掺杂区，且所述第三掺杂区与其相邻的所述第一掺杂区之间彼此隔离；

第四掺杂区，具有与所述第二阱区相同的导电类型，在每个所述第二阱区中设置至少一所述第四掺杂区，且所述第四掺杂区与其相邻的所述第二掺杂区之间彼此隔离；

n列复位线，设置于每列所述第三掺杂区的上方，每列所述复位线彼此间相互隔离，每列所述复位线电连接其下方的所述第三掺杂区；

n列位线，设置于每列所述第四掺杂区的上方，每列所述位线彼此间相互隔离，每列所述位线电连接其下方的所述第四掺杂区。

说明书

一种存储器单元阵列结构和电子装置

技术领域

[0001] 本发明涉及半导体技术领域，具体而言涉及一种存储器单元阵列结构和电子装置。

背景技术

[0002] 电阻式随机存取存储器(RRAM)因其在各方面的性能优势，如存储器单元结构简单、工作速度快、功耗低、信息保持稳定、具有不挥发性、而且易于实现三维立体集成和多值存储等，已经成为存储器的研究热点。电阻式随机存取存储器中变阻材料的阻值可以通过对其上底部电极施加电压或者电流的不同而改变，呈现出低阻和高阻两种状态，用着两种状态存储逻辑“0”和逻辑“1”。

[0003] 电阻式随机存取存储器(RRAM)一般需要一个选择器以消除潜行漏电流路径(sneak leakage path)，通常以一个NMOS晶体管或一个PN二极管作为RRAM的选择器，我们称其为1T1R或1D1R，其中，1T1R结构的RRAM单元包括一个晶体管和一个RRAM，1D1R结构的RRAM单元包括一个PN二极管和一个RRAM。RRAM选择器要求高的置位(SET)和复位(RE-SET)电流、小的选择器尺寸，相对高的击穿电压(breakdown voltage，简称BV)以及低漏电，然而随着器件尺寸缩小到40nm以下，1T1R结构和1D1R结构不能满足这些高的要求。

[0004] 对于1D1R结构中的RAM单元应该是一个单极(unipolar)/非极性(nonpolar)单元，但目前RRAM是双极性(bipolar)，这意味着它需要通过高的正向电流(forward current)实现SET过程，通过高的反向电流(reverse current)实现RESET过程，而二极管只能提供一个方向的高电流。

[0005] 因此，为了实现具有高电流和低漏电流的双极RRAM，2D1R(包括2个二极管和一个RRAM)RRAM存储器单元阵列被提出，而如何在硅衬底中实现对2D1R RRAM存储器单元阵列的布局以及使存储器单元阵列结构的尺寸最小化，是目前继续解决的技术问题之一。

发明内容

[0006] 在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

[0007] 针对现有技术的不足，本发明实施例一中提供一种存储器单元阵列结构，包括：

[0008] 半导体衬底；

[0009] 若干存储器单元，设置于所述半导体衬底上成m行n列排列，m、n为正整数，每个所述存储器单元包括第一二极管、第二二极管和随机存取存储器组件；

[0010] n列第一阱区和n列第二阱区，每个所述第一阱区和第二阱区均沿所述列的方向延伸，且所述第一阱区和所述第二阱区沿所述行的方向交替间隔排布于所述半导体衬底中，所述第一阱区具有第一导电类型，所述第二阱区具有第二导电类型；

[0011] 第一掺杂区，设置于所述第一阱区中，具有所述第二导电类型，其中，在每个所述第一阱区中沿所述列的方向间隔排布m个所述第一掺杂区，每个所述第一掺杂区和其下方的所述第一阱区构成一所述第一二极管；

[0012] 第二掺杂区，设置于所述第二阱区中，具有所述第一导电类型，其中，在每个所述第二阱区中沿所述列的方向间隔排布m个所述第二掺杂区，每个所述第二掺杂区和其下方的所述第二阱区构成一所述第二二极管；

[0013] 第三掺杂区，具有与所述第一阱区相同的导电类型，在每个所述第一阱区中设置至少一所述第三掺杂区，且所述第三掺杂区与其相邻的所述第一掺杂区之间彼此隔离；

[0014] 第四掺杂区，具有与所述第二阱区相同的导电类型，在每个所述第二阱区中设置至少一所述第四掺杂区，且所述第四掺杂区与其相邻的所述第二掺杂区之间彼此隔离；

[0015] 若干随机存取存储器组件，设置于所述半导体衬底上，每个所述随机存取存储器组件的底部电连接其所在存储器单元中的所述第一掺杂区和所述第二掺杂区；

[0016] m行字线，设置于所述随机存取存储器组件的上方，且相邻所述字线之间彼此间隔平行，位于同一行的所述存储器单元的所述随机存取存储器组件的顶部电连接同一所述字线；

[0017] n列复位线，设置于每列所述第三掺杂区的上方，每列所述复位线彼此间相互隔离，每列所述复位线电连接其下方的所述第三掺杂区；

[0018] n列位线，设置于每列所述第四掺杂区的上方，每列所述位线彼此间相互隔离，每列所述位线电连接其下方的所述第四掺杂区。

[0019] 进一步，设置于每个所述第一阱区中的所述第三掺杂区位于所述第一阱区的一端。

[0020] 进一步，设置于每个所述第二阱区中的所述第四掺杂区位于所述第二阱区的一端。

[0021] 进一步，所述第三掺杂区和所述第四掺杂区沿所述行的方向交替排列。

[0022] 进一步，在相邻的所述第一阱区和所述第二阱区之间设置有深沟槽隔离结构，以隔离所述第一阱区和所述第二阱区，所述深沟槽隔离结构沿所述列的方向延伸，所述深沟槽隔离结构位于所述半导体衬底中，且所述深沟槽隔离结构的底部位于所述第一阱区和第二阱区的底部的下方。

[0023] 进一步，在位于同一所述第一阱区中的相邻的所述第一掺杂区之间、相邻的所述第三掺杂区和所述第一掺杂区之间、位于同一所述第二阱区中的相邻的所述第二掺杂区之间、相邻的所述第四掺杂区和所述第二掺杂区之间均设置浅沟槽隔离结构，其中，所述浅沟槽隔离结构的底面高于所述第一阱区和所述第二阱区的底面。

[0024] 进一步，在所述半导体衬底中还设置有隔离阱区，所述隔离阱区具有所述第二导电类型，所述隔离阱区位于所述第一阱区和所述第二阱区的下方。

[0025] 进一步，所述隔离阱区的顶部贴近所述第一阱区和所述第二阱区的底部。

[0026] 进一步，每列所述复位线沿所述列的方向向所述存储器单元阵列结构的外侧边缘延伸。

[0027] 进一步，每列所述位线沿所述列的方向向所述存储器单元阵列结构的外侧边缘延伸。

[0028] 进一步，所述第一导电类型为P型，所述第二导电类型为N型；或者，所述第一导电类型为N型，所述第二导电类型为P型。

[0029] 进一步，所述随机存取存储器组件为电阻式随机存取存储器、相变随机存取存储器或磁随机存取存储器中的一种。

[0030] 进一步，在每个所述随机存取存储器组件下方的所述半导体衬底上设置有互连金属层，在所述互连金属层的下方设置有彼此隔离的第一接触孔和第二接触孔，所述第一接触孔电连接所述第一掺杂区和所述互连金属层，所述第二接触孔电连接所述第二掺杂区和所述互连金属层，所述互连金属层电连接所述随机存取存储器组件的底部。

[0031] 进一步，与不同的所述随机存取存储器组件电连接的所述互连金属层之间彼此隔离。

[0032] 进一步，每列所述复位线通过设置于半导体衬底上的第三接触孔与其下方的所述第三掺杂区电连接。

[0033] 进一步，每列所述位线通过设置于半导体衬底上的第四接触孔与其下方的所述第四掺杂区电连接。

[0034] 进一步，所述复位线和所述位线之间彼此相互隔离平行。

[0035] 进一步，所述半导体衬底具有所述第一导电类型。

[0036] 本发明另一方面提供一种电子装置，其包括存储器单元阵列结构，所述存储器单元阵列包括：

[0037] 半导体衬底；

[0038] 若干存储器单元，设置于所述半导体衬底上成m行n列排列，m、n为正整数，每个所述存储器单元包括第一二极管、第二二极管和随机存取存储器组件；

[0039] n列第一阱区和n列第二阱区，每个所述第一阱区和第二阱区均沿所述列的方向延伸，且所述第一阱区和所述第二阱区沿所述行的方向交替间隔排布于所述半导体衬底中，所述第一阱区具有第一导电类型，所述第二阱区具有第二导电类型；

[0040] 第一掺杂区，设置于所述第一阱区中，具有所述第二导电类型，其中，在每个所述第一阱区中沿所述列的方向间隔排布m个所述第一掺杂区，每个所述第一掺杂区和其下方的所述第一阱区构成一所述第一二极管；

[0041] 第二掺杂区，设置于所述第二阱区中，具有所述第一导电类型，其中，在每个所述第二阱区中沿所述列的方向间隔排布m个所述第二掺杂区，每个所述第二掺杂区和其下方的所述第二阱区构成一所述第二二极管；

[0042] 若干随机存取存储器组件，设置于所述半导体衬底上，每个所述随机存取存储器组件的底部电连接其所在存储器单元中的所述第一掺杂区和所述第二掺杂区；

[0043] m行字线，设置于所述随机存取存储器组件的上方，且相邻所述字线之间彼此间隔平行，位于同一行的所述存储器单元的所述随机存取存储器组件的顶部电连接同一所述字线；

[0044] 第三掺杂区，具有与所述第一阱区相同的导电类型，在每个所述第一阱区中设置至少一所述第三掺杂区，且所述第三掺杂区与其相邻的所述第一掺杂区之间彼此隔离；

[0045] 第四掺杂区，具有与所述第二阱区相同的导电类型，在每个所述第二阱区中设置至少一所述第四掺杂区，且所述第四掺杂区与其相邻的所述第二掺杂区之间彼此隔离；

[0046] n列复位线，设置于每列所述第三掺杂区的上方，每列所述复位线彼此间相互隔离，每列所述复位线电连接其下方的所述第三掺杂区；

[0047] n列位线，设置于每列所述第四掺杂区的上方，每列所述位线彼此间相互隔离，每列所述位线电连接其下方的所述第四掺杂区。

[0048] 本发明的存储器单元阵列结构，将同一列存储器单元的第一阱区作为其所在列的位线，通过设置于每个第一阱区中的第三掺杂区将其所在的第一阱区引出与其上方的位线电连接，将同一列存储器单元的第二阱区作为其所在列的复位线，通过设置于每个第二阱区中的第四掺杂区将其所在的第二阱区引出与其上方的复位线电连接，该存储器单元阵列结构直接利用位于衬底中的第一阱区和第二阱区分别作为位线和复位线，减少了位线和复位线位于半导体衬底上的面积，因此在保证存储器单元阵列功能实现的前提下，明显的缩小了存储器单元阵列结构的尺寸。

附图说明

[0049] 本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。

[0050] 附图中：

[0051] 图1示出了本发明一具体实施中的存储器单元阵列结构的俯视图；

[0052] 图2A示出了沿图1中剖面线X1所获的本发明一具体实施中的存储器单元阵列结构的剖视图；

[0053] 图2B示出了沿图1中剖面线X2所获的本发明一具体实施中的存储器单元阵列结构的剖视图；

[0054] 图2C示出了沿图1中剖面线Y1所获的本发明一具体实施中的存储器单元阵列结构的剖视图；

[0055] 图2D示出了沿图1中剖面线Y2所获的本发明一具体实施中的存储器单元阵列结构的剖视图；

[0056] 图3示出了本发明一具体实施例中的存储器单元阵列的电路图；

[0057] 图4示出了根据本发明一实施方式的电子装置的示意图。

具体实施方式

[0058] 在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

[0059] 应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。

[0060] 应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。

[0061] 空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。

[0062] 在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

[0063] 这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。

[0064] 为了彻底理解本发明，将在下列的描述中提出详细的结构，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

[0065] 为了在硅衬底中实现2D1R RRAM存储器单元阵列的布局以及使存储器单元阵列结构的尺寸最小化，本发明提出一种存储器单元阵列结构，其主要包括：

[0066] 半导体衬底；

[0067] 若干存储器单元，设置于所述半导体衬底上成m行n列排列，m、n为正整数，每个所述存储器单元包括第一二极管、第二二极管和随机存取存储器组件；

[0068] n列第一阱区和n列第二阱区，每个所述第一阱区和第二阱区均沿所述列的方向延伸，且所述第一阱区和所述第二阱区沿所述行的方向交替间隔排布于所述半导体衬底中，所述第一阱区具有第一导电类型，所述第二阱区具有第二导电类型；

[0069] 第一掺杂区，设置于所述第一阱区中，具有所述第二导电类型，其中，在每个所述第一阱区中沿所述列的方向间隔排布m个所述第一掺杂区，每个所述第一掺杂区和其下方的所述第一阱区构成一所述第一二极管；

[0070] 第二掺杂区，设置于所述第二阱区中，具有所述第一导电类型，其中，在每个所述第二阱区中沿所述列的方向间隔排布m个所述第二掺杂区，每个所述第二掺杂区和其下方的所述第二阱区构成一所述第二二极管；

[0071] 若干随机存取存储器组件，设置于所述半导体衬底上，每个所述随机存取存储器组件的底部电连接其所在存储器单元中的所述第一掺杂区和所述第二掺杂区；

[0072] m行字线，设置于所述随机存取存储器组件的上方，且相邻所述字线之间彼此间隔平行，位于同一行的所述存储器单元的所述随机存取存储器组件的顶部电连接同一所述字线；

[0073] 第三掺杂区，具有与所述第一阱区相同的导电类型，在每个所述第一阱区中设置至少一所述第三掺杂区，且所述第三掺杂区与其相邻的所述第一掺杂区之间彼此隔离；

[0074] 第四掺杂区，具有与所述第二阱区相同的导电类型，在每个所述第二阱区中设置至少一所述第四掺杂区，且所述第四掺杂区与其相邻的所述第二掺杂区之间彼此隔离；

[0075] n列复位线，设置于每列所述第三掺杂区的上方，每列所述复位线彼此间相互隔离，每列所述复位线电连接其下方的所述第三掺杂区；

[0076] n列位线，设置于每列所述第四掺杂区的上方，每列所述位线彼此间相互隔离，每列所述位线电连接其下方的所述第四掺杂区。

[0077] 本发明的存储器单元阵列结构包括形成于半导体衬底中的m行n列存储器单元，其将同一列存储器单元的第一阱区作为其所在列的位线，通过设置于每个第一阱区中的第三掺杂区将其所在的第一阱区引出与其上方的位线电连接，将同一列存储器单元的第二阱区作为其所在列的复位线，通过设置于每个第二阱区中的第四掺杂区将其所在的第二阱区引出与其上方的复位线电连接，该存储器单元阵列结构直接利用位于衬底中的第一阱区和第二阱区分别作为位线和复位线，减少了位线和复位线位于半导体衬底上的面积，因此在保证存储器单元阵列功能实现的前提下，明显的缩小了存储器单元阵列结构的尺寸。

[0078] 实施例一

[0079] 下面，参考图1、图2A至图2D以及图3对本发明的存储器单元阵列结构做详细说明，图1示出了本发明一具体实施中的存储器单元阵列结构的俯视图；图2A示出了沿图1中剖面线X1所获的本发明一具体实施中的存储器单元阵列结构的剖视图；图2B示出了沿图1中剖面线X2所获的本发明一具体实施中的存储器单元阵列结构的剖视图；图2C示出了沿图1中剖面线Y1所获的本发明一具体实施中的存储器单元阵列结构的剖视图；图2D示出了沿图1中剖面线Y2所获的本发明一具体实施中的存储器单元阵列结构的剖视图；图3示出了本发明一具体实施例中的存储器单元阵列的电路图。

[0080] 具体地，本发明的存储器单元阵列结构10包括：半导体衬底100。

[0081] 所述半导体衬底100的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。作为示例，在本实施例中，半导体衬底100的构成材料选用单晶硅。

[0082] 较佳地，半导体衬底100还可以具有第一导电类型，例如，该第一导电类型可以为P型，也可以为N型，具体的根据器件的类型进行合理选择。

[0083] 值得一提的是，在本发明的下文和上文中，第一导电类型为P型，第二导电类型为N型；或者，第一导电类型为N型，第二导电类型为P型。下文主要以第一导电类型为P型，第二导电类型为N型的情况对本发明的实施例进行详细描述。

[0084] 如图1所示，本发明的存储器单元阵列结构10包括：设置于所述半导体衬底100上的若干存储器单元11，若干存储器单元11成m行n列排列，m、n为任意的正整数。

[0085] 值得注意的是，在本发明中，行和列是指在半导体衬底的表面上任意的互相垂直的两个方向。

[0086] 示例性地，每个所述存储器单元11包括一第一二极管、一第二二极管和一随机存取存储器组件。

[0087] 如图2A至图2D所示，本发明的存储器单元阵列结构10还包括n列第一阱区102和n列第二阱区103，每个所述第一阱区102和第二阱区103均沿所述列的方向延伸，且所述第一阱区102和所述第二阱区103沿所述行的方向交替间隔排布于所述半导体衬底100中，所述第一阱区102具有第一导电类型，所述第二阱区103具有第二导电类型，其中，存储器单元11形成于第一阱区102和第二阱区103上，示例性地，第一阱区102为P型阱区，第二阱区103为N型阱区。

[0088] 在一个示例中，在所述半导体衬底100具有第一导电类型时，为了隔离半导体衬底100和第一阱区102以及第二阱区103，在所述半导体衬底100中还设置有隔离阱区101，所述隔离阱区101具有第二导电类型，所述隔离阱区位于所述第一阱区102和所述第二阱区103的下方，较佳地，所述隔离阱区101的顶部贴近所述第一阱区102和所述第二阱区103的底部，其中，在所述半导体衬底100为P型衬底，第一阱区102为P型阱区，第二阱区103为N型阱区时，该隔离阱区101为N型隔离阱区。

[0089] 在一个示例中，在相邻的所述第一阱区102和所述第二阱区103之间设置有深沟槽隔离结构106，以隔离所述第一阱区102和所述第二阱区103，所述深沟槽隔离结构106的长度沿所述列的方向延伸以完全的隔离第一阱区102和第二阱区103，所述深沟槽隔离结构106位于所述半导体衬底100中，所述深沟槽隔离结构106的顶面略高于所述半导体衬底100的表面，或者，与所述半导体衬底100的表面齐平，且所述深沟槽隔离结构106的底部位于所述第一阱区102和第二阱区103的底部的下方，在设置有隔离阱区101时，所述深沟槽隔离结构106的底部还进一步地位于隔离阱区101底部的下方。

[0090] 其中，所述深沟槽隔离结构106包括深沟槽以及填充深沟槽的深沟槽隔离材料，该深沟槽隔离材料可以使用氮化硅，氧化硅或者氮氧化硅等绝缘材料。

[0091] 本发明的存储器单元阵列还包括第一掺杂区104，其设置于所述第一阱区102中，具有所述第二导电类型，其中，在每个所述第一阱区102中沿所述列的方向间隔排布若干所述第一掺杂区104，每个所述第一掺杂区104和其下方的所述第一阱区102构成一所述第一二极管11a，该第一二极管11a为存储器单元的构成元件，其中，在第一阱区中排布的第一掺杂区104的数量根据存储器单元阵列的大小确定，例如m行n列的阵列，则每个所述第一阱区102中排布的第一掺杂区104的数量也为m。

[0092] 示例性地，第一阱区102为P型阱区，第一掺杂区104为N型掺杂区，且为N型重掺杂区(简称N+)，则第一掺杂区104和其下方的第一阱区102构成第一二极管11a，其中，P型阱区作为第一二极管11a的阳极，N型重掺杂区作为第一二极管11a的阴极，由于多个第一二极管11a共用一个P型阱区，所以也即共用同一列的P型阱区的该列的多个第一二极管11a的阳极相电连接。

[0093] 本发明的存储器单元阵列还包括第二掺杂区105，其设置于所述第二阱区103中，具有所述第一导电类型，其中，在每个所述第二阱区103中沿所述列的方向间隔排布若干所述第二掺杂区105，每个所述第二掺杂区105和其下方的所述第二阱区103构成一所述第二二极管11b，该第二二极管11b为存储器单元的构成元件，其中，在第二阱区103中排布的第二掺杂区105的数量根据存储器单元阵列的大小确定，例如m行n列的阵列，则每个所述第二阱区103中排布的第二掺杂区105的数量也为m。

[0094] 较佳地，第一掺杂区104和第二掺杂区105在行的方向上成m行排布，且位于同一行的第一掺杂区104和第二掺杂区105交替排列。

[0095] 示例性地，第二阱区103为N型阱区，第二掺杂区105为P型掺杂区，且为P型重掺杂区(简称P+)，则第二掺杂区105和其下方的第二阱区103构成第二二极管11b，其中，P型掺杂区作为第二二极管11b的阳极，N型阱区作为第二二极管11b的阴极，由于多个第二二极管11b共用一个N型阱区，所以也即共用同一列的N型阱区的该列的多个第二二极管11b的阴极相电连接。

[0096] 进一步地，位于同一行的相邻列的第一二极管11a和第二二极管11b构成存储器单元的元件，且位于同一行的不同的存储器单元之间不共用任何一个第一二极管11a和第二二极管11b。

[0097] 如图2C所示，本发明的存储器单元阵列结构还包括若干第三掺杂区108，第三掺杂区108具有与所述第一阱区102相同的导电类型，在每个所述第一阱区102中设置至少一所述第三掺杂区108，且所述第三掺杂区108与其相邻的所述第一掺杂区104之间彼此隔离。

[0098] 其中，每个所述第一阱区102中的第三掺杂区108作为第一阱区102的引出区，用于将第一阱区102引出与外部电路实现电连接，第一阱区102可以看作设置在半导体衬底中的复位线。

[0099] 较佳地，设置于每个所述第一阱区102中的所述第三掺杂区108位于所述第一阱区102的一端，靠近存储器单元阵列结构的外侧边缘。

[0100] 示例性地，在所述第一阱区102为P型阱区时，第三掺杂区108则为P型掺杂区，较佳地为P型重掺杂区(P+)。

[0101] 如图2D所示，本发明的存储器单元阵列结构还包括第四掺杂区109，具有与所述第二阱区103相同的导电类型，在每个所述第二阱区103中设置至少一所述第四掺杂区109，且所述第四掺杂区109与其相邻的所述第二掺杂区105之间彼此隔离。

[0102] 其中，每个所述第二阱区103中的第四掺杂区109作为其所在的第二阱区103的引出区，用于将第二阱区103引出与外部电路实现电连接，第二阱区103可以看作设置在半导体衬底中的位线。

[0103] 示例性地，在所述第二阱区103为N型阱区时，第四掺杂区109则为N型掺杂区，较佳地为N型重掺杂区(N+)。

[0104] 较佳地，设置于每个所述第二阱区106中的所述第四掺杂区109位于所述第二阱区103的一端，靠近存储器单元阵列结构的外侧边缘。

[0105] 进一步地，所述第三掺杂区108和所述第四掺杂区109可均靠近存储器单元阵列结构的相同的外侧边缘，且所述第三掺杂区108和所述第四掺杂区109沿所述行的方向交替排列。

[0106] 在一个示例中，在位于同一所述第一阱区102中的相邻的所述第一掺杂区104之间、位于同一所述第二阱区103中的相邻的所述第二掺杂区105之间、相邻的第三掺杂区108和第一掺杂区104之间、相邻的第四掺杂区109和第二掺杂区105之间均设置浅沟槽隔离结构107，其中，所述浅沟槽隔离结构107的底面高于所述第一阱区102和所述第二阱区103的底面，且低于所述第一掺杂区104、所述第二掺杂区105、第三掺杂区108和第四掺杂区109的底部，该浅沟槽隔离结构107使相邻的第一掺杂区104之间彼此绝缘隔离，使相邻的第二掺杂区105之间彼此绝缘隔离，使相邻的第三掺杂区108和第一掺杂区104之间彼此绝缘隔离，使相邻的第四掺杂区109和第二掺杂区105之间彼此绝缘隔离。

[0107] 如图2A所示，本发明的存储器单元阵列还包括若干随机存取存储器组件112，设置于所述半导体衬底100上，每个所述随机存取存储器组件112的底部电连接其所在存储器单元中的所述第一掺杂区104和所述第二掺杂区105。

[0108] 在一个示例中，如图2A所示，在每个所述随机存取存储器组件112下方的所述半导体衬底100上设置有互连金属层111，在所述互连金属层111的下方设置有彼此隔离的第一接触孔1101和第二接触孔1102，所述第一接触孔1101电连接所述第一掺杂区104和所述互连金属层111，所述第二接触孔1102电连接所述第二掺杂区105和所述互连金属层111，所述互连金属层111电连接所述随机存取存储器组件112的底部。

[0109] 进一步地，与不同的所述随机存取存储器组件112电连接的所述互连金属层111之间彼此隔离绝缘。

[0110] 本发明的存储器单元阵列结构还包括m行字线113，其设置于所述随机存取存储器组件112的上方，且相邻所述字线113之间彼此间隔平行，位于同一行的所述存储器单元的所述随机存取存储器组件112的顶部电连接同一所述字线113，也即每行所述存储器单元对应一行字线113，位于同一行的所述存储器单元的所述随机存取存储器组件112的顶部电连接其所对应行的字线113，每个字线113沿行的方向延伸。

[0111] 其中，所述字线113的材料可以任何合适的导电材料，例如金属材料或者半导体材料，金属材料可以使用铜、铝等材料。

[0112] 示例性地，随机存取存储器组件112可以为本领域技术人员熟知的任何类型的随机存取存储器，例如，所述随机存取存储器组件112可以为电阻式随机存取存储器(RRAM)、相变随机存取存储器(PCRAM)或磁随机存取存储器(MRAM)中的一种。

[0113] 其中，本实施例中，较佳地，所述随机存取存储器组件112为电阻式随机存取存储器。

[0114] 电阻式随机存取存储器可以利用过渡金属氧化物的可变电阻特性(例如，电阻值随电压变化)来存储数据。

[0115] RRAM具有不同电阻值的两种或多种状态，这些不同的电阻值对应于不同的数字值。通过对RRAM施加预定的电压或电流，RRAM从一种状态切换到另一种状态。例如，RRAM具有相对高电阻的状态(被称为“高阻态”)和相对低电阻的状态(被称为“低阻态”)。通过对电极施加预定的电压或电流，RRAM可以从高阻态切换到低阻态，或者从低阻态切换到高阻态。

[0116] 在一个示例中，所述电阻式随机存取存储器包括：设置于所述互连金属层111上的底部电极，设置于所述底部电极上的电阻材料层，以及设置于所述电阻材料层上的顶部电极，其中所述底部电极电连接所述互连金属层111，所述顶部电极电连接字线113，进一步，底部电极可直接接触互连金属层111而实现电连接。

[0117] 底部电极可以由金(Au)、铂(Pt)、钌(Ru)、铱(Ir)、钛(Ti)、铝(Al)、铜(Cu)、钽(Ta)、钨(W)、铱钽合金(Ir-Ta)或铟锡氧化物(ITO)；或者这些的任何合金、氧化物、氮化物、氟化物、碳化物、硼化物或硅化物，诸如TaN、TiN、TiAlN、TiW；或者它们的组合制成。在一个实施例中，底部电极包括氮化钽层和氮化钛层。

[0118] 电阻材料层形成在底部电极上并且与底部电极直接接触。电阻材料层的厚度可以在约20nm至100nm之间。电阻材料层可以包括W、Ta、Ti、Ni、Co、Hf、Ru、Zr、Zn、Fe、Sn、Al、Cu、Ag、Mo、Cr的氧化物中的一种或多种。在一些情况中，可以包括硅以形成复合材料。在一些实施例中，可以使用氧化铪和/或氧化锆。

[0119] 在电阻材料层上方可选择性的设置保护层。在多个实施例中，保护层是金属，例如钛、铪、铂和钽。保护层的厚度可以在约20埃和约150埃之间或者在约40埃和约80埃之间。

[0120] 在电阻材料层或可选的保护层上方设置顶部电极。顶部电极可以由诸如金(Au)、铂(Pt)、钌(Ru)、铱(Ir)、钛(Ti)、铝(Al)、铜(Cu)、钽(Ta)、钨(W)、铱钽合金(Ir-Ta)或铟锡氧化物(ITO)；或者这些的任何合金、氧化物、氮化物、氟化物、碳化物、硼化物或硅化物，诸如TaN、TiN、TiAlN、TiW；或者它们的组合的材料形成。顶部电极的厚度可以在约100nm至500nm之间的范围内。

[0121] 本发明的存储器单元阵列结构还包括n列复位线114，每列所述第三掺杂区108的上方设置一列所述复位线114，每列所述复位线114彼此间相互隔离，每列所述复位线电连接其下方的所述第三掺杂区108。

[0122] 进一步地，每列所述复位线114沿所述列的方向向所述存储器单元阵列结构的外侧边缘延伸，该外侧边缘是指所述第三掺杂区108所靠近的边缘。

[0123] 示例性地，每列所述复位线114通过设置于半导体衬底100上的第三接触孔1103与其下方的所述第三掺杂区108电连接。

[0124] 本发明的存储器单元阵列结构还包括n列位线115，每列所述第四掺杂区的上方对应设置一列位线115，每列所述位线115彼此间相互隔离，每列所述位线115电连接其下方的所述第四掺杂区109。

[0125] 在一个示例中，每列所述位线115通过设置于半导体衬底100上的第四接触孔1104与其下方的所述第四掺杂区109电连接。

[0126] 进一步地，每列所述位线115沿所述列的方向向所述存储器单元阵列结构的外侧边缘延伸，该外侧边缘是指所述第四掺杂区109所靠近的边缘。

[0127] 进一步地，所述复位线114和所述位线115之间彼此相互隔离平行。

[0128] 且与现有的在整个列的方向上延伸的位线和复位相比，本发明的复位线114和位线115只需在存储器阵列结构的边缘延伸很小的长度，也可同样实现复位线和位线相同的功能，并且还减小了复位线和位线所使用的面积。

[0129] 值得一提的是，前述的第一接触孔1101、第二接触孔1102、第三接触孔1103和第四接触孔1104可以为任意的具有导电性的接触孔，例如材质为铜、铝或者钨等，还可使用互连金属结构例如铜互连金属结构等替代示出的第一接触孔1101、第二接触孔1102、第三接触孔1103和第四接触孔1104，实现二极管与其之上的复位线114、位线115或互连金属层111的电连接。

[0130] 值得一提的是，复位线114、位线115或互连金属层111可形成于同一表面上，也即可以利用同一导电膜层通过光刻工艺和刻蚀工艺同步形成，其材质可以为任意适合的具有导电性的材料，例如金属材料或者半导体材料，金属材料包括但不限于铜(Cu)、铝(Al)等，半导体材料包括但不限于掺杂的或者未掺杂的多晶硅等。

[0131] 值得注意的是，本发明的存储器单元结构除了本实施例中提到的膜层或者构件外，还可能包括其他的元件或者膜层结构，例如，还可包括多层层间介电层，前述的接触孔可形成于层间介电层中，层间介电层可以使用例如SiO2、碳氟化合物(CF)、掺碳氧化硅(SiOC)、或碳氮化硅(SiCN)等。或者，也可以使用在碳氟化合物(CF)上形成了SiCN薄膜的膜等。碳氟化合物以氟(F)和碳(C)为主要成分。碳氟化合物也可以使用具有非晶体(非结晶性)构造的物质。层间介电层还可以使用例如掺碳氧化硅(SiOC)等多孔质构造。

[0132] 图3示出了本发明一具体实施例中的存储器单元阵列的电路图，该电路图为图1中存储器单元阵列结构的等效电路图，其中，作为示例，本发明的存储器单元阵列包括：m行n列存储器单元11，其中，每个所述存储器单元11包括：第一二极管11a，第二二极管11b以及一随机存取存储器组件113，其中，所述第一二极管11a和所述随机存取存储器组件113的串联电路电连接到复位线(RL)和字线(WL)之间，流经所述第一二极管11a和所述随机存取存储器组件113的电流路径构成复位路径，第二二极管11b和所述随机存取存储器组件113的串联电路电连接到所述字线(WL)和位线(BL)之间，流经第二二极管11b和所述随机存取存储器组件113的电流路径构成置位路径。

[0133] 如图3所示，每个存储器单元11中的第一二极管11a的阴极和第二二极管11b的阳极均电连接随机存取存储器组件113的一端，设置于同一列的所述存储器单元11的第二二极管11b的阴极电连接其所在列的位线BL，从左到右，第n-1列的3个存储器单元11的第二二极管11b的阴极电连接其所在列的位线BLn-1，第n列的3个存储器单元11的第二二极管11b的阴极电连接其所在列的位线BLn，第n+1列3个存储器单元11的第二二极管11b的阴极电连接其所在列的位线BLn+1，依次类推。

[0134] 进一步，设置于同一列的所述存储器单元11的第一二极管11a的阳极电连接其所在列的复位线RL，从左到右，第n-1列的3个存储器单元11的第一二极管11a的阳极电连接其所在列的位线RLn-1，第n列的3个存储器单元11的第一二极管11a的阳极电连接其所在列的位线RLn，第n+1列3个存储器单元11的第一二极管11a的阳极电连接其所在列的位线RLn+1，依次类推。

[0135] 进一步地，设置于同一行的所述存储器单元11的所述随机存取存储器组件113的另一端电连接其所在行的字线WL，从上到下，第n-1行的3个存储器单元11的所述随机存取存储器组件113的另一端电连接其所在行的字线WLn-1，第n行的3个存储器单元11的所述随机存取存储器组件113的另一端电连接其所在行的字线WLn，第n+1行的3个存储器单元11的所述随机存取存储器组件113的另一端电连接其所在行的字线WLn+1，依次类推。

[0136] 其中，m、n均为任意的正整数，尽管图3中仅示出了部分的存储器单元阵列，但对于其他任意数目的阵列也同样落在本发明的保护范围内。为了简便，在图3中尽管只对一个存储器单元11进行了标注，但我们可以想到的是其他的存储器单元110也包括大体上包括相同类型的第一二极管11a，第二二极管11b以及一随机存取存储器组件113。

[0137] 具体地，本发明的存储器单元阵列的操作方式，如下表格所示：

[0138]

[0139] 本发明的存储器单元阵列的操作方式为：在选定(Selected)该存储器单元阵列时，将字线接置位电压(Vset)，位线接低电压(例如，0V)，复位线浮置(Floating)，电流从字线开始流经第二二极管11b和所述随机存取存储器组件113到位线，进行置位(SET)操作；将字线接低电压(例如，0V)，位线浮置，复位线接复位电压(Vreset)，电流从复位线开始流经所述第一二极管11a和所述随机存取存储器组件113到字线，进行复位(RESET)操作；将字线接读电压(Vread)，位线接地，也即接低电压(例如，0V)，复位线浮置(Floating)，电流从字线开始流经第二二极管11b和所述随机存取存储器组件113到位线，进行读操作。

[0140] 在未选定(Unselected)该存储器单元阵列时，置位(SET)操作时，将字线、位线和复位线均浮置；复位操作时，将字线、位线均浮置，复位线接低电压(例如，0V)；读操作时，将字线、位线和复位线均浮置。

[0141] 因此根据本发明的存储器单元阵列结构包括多个存储器单元，每个存储器单元具有两个二极管和一个电阻式随机存取存储器的，该存储器单元可以实现双极性RRAM的需求，其中一个二极管用于实现读操作和置位操作，另一个二极管用于实现复位操作。

[0142] 综上所述，本发明的存储器单元阵列结构包括形成于半导体衬底中的m行n列存储器单元，沿字线延伸的方向上存储器单元的节距(pitch)为4F，沿位线延伸的方向上存储器单元的节距为2F，每个存储器单元的单元尺寸为4F×2F＝8F2，其中，F为器件的特征尺寸，因此在硅衬底上实现了2D1R存储器单元阵列结构。

[0143] 另外，本发明的存储器单元阵列结构，将同一列存储器单元的第一阱区作为其所在列的位线，通过设置于每个第一阱区中的第三掺杂区将其所在的第一阱区引出与其上方的位线电连接，将同一列存储器单元的第二阱区作为其所在列的复位线，通过设置于每个第二阱区中的第四掺杂区将其所在的第二阱区引出与其上方的复位线电连接，该存储器单元阵列结构直接利用位于衬底中的第一阱区和第二阱区分别作为位线和复位线，减少了位线和复位线位于半导体衬底上的面积，因此在保证存储器单元阵列功能实现的前提下，明显的缩小了存储器单元阵列结构的尺寸。

[0144] 实施例二

[0145] 本发明还提供了一种电子装置，包括实施例一的存储器单元阵列结构。

[0146] 本实施例的电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、数码相框、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可为任何包括电路的中间产品。本发明实施例的电子装置，由于使用了上述的电路，因而具有更好的性能。

[0147] 其中，图4示出移动电话手机的示例。移动电话手机400被设置有包括在外壳401中的显示部分402、操作按钮403、外部连接端口404、扬声器405、话筒406等。

[0148] 其中所述移动电话手机包括实施例一所述的存储器单元阵列结构，存储器单元阵列结构包括：

[0149] 半导体衬底；

[0150] 若干存储器单元，设置于所述半导体衬底上成m行n列排列，m、n为正整数，每个所述存储器单元包括第一二极管、第二二极管和随机存取存储器组件；

[0151] n列第一阱区和n列第二阱区，每个所述第一阱区和第二阱区均沿所述列的方向延伸，且所述第一阱区和所述第二阱区沿所述行的方向交替间隔排布于所述半导体衬底中，所述第一阱区具有第一导电类型，所述第二阱区具有第二导电类型；

[0152] 第一掺杂区，设置于所述第一阱区中，具有所述第二导电类型，其中，在每个所述第一阱区中沿所述列的方向间隔排布m个所述第一掺杂区，每个所述第一掺杂区和其下方的所述第一阱区构成一所述第一二极管；

[0153] 第二掺杂区，设置于所述第二阱区中，具有所述第一导电类型，其中，在每个所述第二阱区中沿所述列的方向间隔排布m个所述第二掺杂区，每个所述第二掺杂区和其下方的所述第二阱区构成一所述第二二极管；

[0154] 第三掺杂区，具有与所述第一阱区相同的导电类型，在每个所述第一阱区中设置至少一所述第三掺杂区，且所述第三掺杂区与其相邻的所述第一掺杂区之间彼此隔离；

[0155] 第四掺杂区，具有与所述第二阱区相同的导电类型，在每个所述第二阱区中设置至少一所述第四掺杂区，且所述第四掺杂区与其相邻的所述第二掺杂区之间彼此隔离；

[0156] 若干随机存取存储器组件，设置于所述半导体衬底上，每个所述随机存取存储器组件的底部电连接其所在存储器单元中的所述第一掺杂区和所述第二掺杂区；

[0157] m行字线，设置于所述随机存取存储器组件的上方，且相邻所述字线之间彼此间隔平行，位于同一行的所述存储器单元的所述随机存取存储器组件的顶部电连接同一所述字线；

[0158] n列复位线，设置于每列所述第三掺杂区的上方，每列所述复位线彼此间相互隔离，每列所述复位线电连接其下方的所述第三掺杂区；

[0159] n列位线，设置于每列所述第四掺杂区的上方，每列所述位线彼此间相互隔离，每列所述位线电连接其下方的所述第四掺杂区。

[0160] 本发明的存储器单元阵列结构包括形成于半导体衬底中的m行n列存储器单元，沿字线延伸的方向上存储器单元的节距(pitch)为4F，沿位线延伸的方向上存储器单元的节距为2F，每个存储器单元的单元尺寸为4F×2F＝8F2，其中，F为器件的特征尺寸，因此在硅衬底上实现了2D1R存储器单元阵列结构。

[0161] 另外，本发明的存储器单元阵列结构，将同一列存储器单元的第一阱区作为其所在列的位线，通过设置于每个第一阱区中的第三掺杂区将其所在的第一阱区引出与其上方的位线电连接，将同一列存储器单元的第二阱区作为其所在列的复位线，通过设置于每个第二阱区中的第四掺杂区将其所在的第二阱区引出与其上方的复位线电连接，该存储器单元阵列结构直接利用位于衬底中的第一阱区和第二阱区分别作为位线和复位线，减少了位线和复位线位于半导体衬底上的面积，因此在保证存储器单元阵列功能实现的前提下，明显的缩小了存储器单元阵列结构的尺寸。

[0162] 由于本实施例中的电子装置包括前述的存储器单元阵列结构，因此，本发明的电子装置也同样具有前述存储器单元阵列结构的优点。

[0163] 本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。