半导体结构及其制造方法

摘要

本公开提供一种半导体结构及其制造方法，该半导体结构包含一基板；设置该基板上方的一接垫；设置该基板上方且暴露该接垫的一暴露部分的一保护层；以及设置该接垫的该暴露部分上方的一凸块。该凸块包含一缓冲件及一导电层，该缓冲件位于该接垫的该暴露部分上方，该导电层环绕该缓冲件且电连接至该接垫。

权利要求

1.一种半导体结构，包括：

一基板；

一接垫，设置于该基板上方；

一保护层，设置于该基板上方并且暴露该接垫的一暴露部分；以及一凸块，设置于该接垫的该暴露部分上方；

其中该凸块包含一缓冲件及一导电层，该缓冲件设置于该接垫的该暴露部分上方，该缓冲件的一部分设置于该接垫内或是延伸至该接垫中，该导电层环绕该缓冲件且电连接至该接垫。

2.如权利要求1所述的半导体结构，其中该导电层与该接垫的该暴露部分交界。

3.如权利要求1所述的半导体结构，其中该缓冲件是绝缘的、弹性的、或可变形的。

4.如权利要求1所述的半导体结构，其中该缓冲件包含弹性体或聚合物，或该导电层包含铜或焊料。

5.如权利要求1所述的半导体结构，其中该凸块是弹性的或可变形的。

6.如权利要求1所述的半导体结构，其中该凸块电连接至该接垫。

7.如权利要求1所述的半导体结构，其中该导电层的一部分设置于该缓冲件内或是受到该缓冲件环绕。

8.如权利要求1所述的半导体结构，还包括一互连结构，设置于该导电层与该接垫之间，并且经设置以将该导电层电连接该接垫。

9.如权利要求8所述的半导体结构，其中该互连结构是凸块下金属化层(UBM)，局部设置于该保护层上方或是局部受到该保护层环绕。

10.如权利要求8所述的半导体结构，其中该互连结构设置于该缓冲件内或是受到该缓冲件环绕。

11.如权利要求8所述的半导体结构，其中该互连结构与该缓冲件共形。

12.如权利要求8所述的半导体结构，其中该互连结构的一部分设置于该导电层与该缓冲件之间。

13.如权利要求8所述的半导体结构，其中该互连结构的一部分设置于该接垫内或是受到该接垫环绕。

14.如权利要求1所述的半导体结构，还包括一粘着层，设置于该缓冲件与该接垫的该暴露部分之间。

15.如权利要求14所述的半导体结构，其中该粘着层设置于该缓冲件与该导电层之间，或该缓冲件由该粘着层囊封。

16.如权利要求14所述的半导体结构，其中该粘着层设置于该接垫内或受到该接垫环绕。

17.一种半导体结构的制造方法，包括：提供一基板；

设置一接垫于该基板上方；

设置一保护层于该基板与该接垫上方；

局部移除该接垫上方的该保护层；

设置一缓冲件于该接垫的一部分上方，该缓冲件的一部分设置于该接垫内或是延伸至该接垫中；以及设置一导电层于该缓冲件上方或附近；

其中该缓冲件受到该导电层环绕，以及该导电层电连接至该接垫。

18.如权利要求17所述的制造方法，还包括在局部移除该保护层时或之后，局部移除该接垫。

19.如权利要求17所述的制造方法，其中通过网印工艺设置该缓冲件。

说明书

半导体结构及其制造方法

技术领域

[0001] 本发明涉及一种包含凸块的半导体结构及其制造方法，其中该凸块包括缓冲件，其经配置以吸收或释放该凸块或该半导体结构的应力。

背景技术

[0002] 半导体装置对于许多现代应用而言是很重要的。随着电子技术的进展，半导体装置的尺寸越来越小，功能越来越强大，且整合的电路数量越来越多。由于半导体装置的尺度微小化，晶圆级晶片尺度封装(wafer level chip scale packaging，WLCSP)已广泛地应用于制造半导体装置。在此等微小半导体装置内，实施许多制造步骤。

[0003] 然而，微型化尺度的半导体装置的制造技术变得越来越复杂。制造半导体装置的复杂度增加可造成缺陷，例如电互连不良、发生破裂、或元件脱层(delamination)。因此，修饰结构与制造半导体装置有许多挑战。

[0004] 上文的「现有技术」说明仅是提供背景技术，并未承认上文的「现有技术」说明公开本公开的标的，不构成本公开的现有技术，且上文的「现有技术」的任何说明均不应作为本案的任一部分。

发明内容

[0005] 本公开提供一种半导体结构。该半导体结构包含一基板；设置该基板上方的一接垫；设置该基板上方且暴露该接垫的一暴露部分的一保护层；以及设置该接垫的该暴露部分上方的一凸块。该凸块包含一缓冲件及一导电层，该缓冲件位于该接垫的该暴露部分上方，该导电层环绕该缓冲件且电连接至该接垫。

[0006] 在本公开的实施例中，该导电层与该接垫的该暴露部分交界。

[0007] 在本公开的实施例中，该缓冲件是绝缘的、弹性的、或可变形的。

[0008] 在本公开的实施例中，该缓冲件包含弹性体或聚合物，或该导电层包含铜或焊料。

[0009] 在本公开的实施例中，该凸块是弹性的或可变形的。

[0010] 在本公开的实施例中，该凸块电连接至该接垫。

[0011] 在本公开的实施例中，该缓冲件的一部分设置于该接垫内或是延伸至该接垫中。

[0012] 在本公开的实施例中，该导电层的一部分设置于该缓冲件内或是受到该缓冲件环绕。

[0013] 在本公开的实施例中，该半导体结构还包括一互连结构，设置于该导电层与该接垫之间，并且经设置以将该导电层电连接该接垫。

[0014] 在本公开的实施例中，该互连结构是凸块下金属化层(UBM)，局部设置于该保护层上方或是局部受到该保护层环绕。

[0015] 在本公开的实施例中，该互连结构设置于该缓冲件内或是受到该缓冲件环绕。

[0016] 在本公开的实施例中，该互连结构与该缓冲件共形。

[0017] 在本公开的实施例中，该互连结构的一部分设置于该导电层与该缓冲件之间。

[0018] 在本公开的实施例中，该互连结构的一部分设置于该接垫内或是受到该接垫环绕。

[0019] 在本公开的实施例中，该半导体结构还包括一粘着层，设置于该缓冲件与该接垫的该暴露部分之间。

[0020] 在本公开的实施例中，该粘着层设置于该缓冲件与该导电层之间，或该缓冲件由该粘着层囊封。

[0021] 在本公开的实施例中，该粘着层设置于该接垫内或受到该接垫环绕。

[0022] 本公开另提供一种半导体结构的制造方法。该制造方法包括：提供一基板；设置一接垫于该基板上方；设置一保护层于该基板与该接垫上方；局部移除该接垫上方的该保护层；设置一缓冲件于该接垫的一部分上方；以及设置一导电层于该缓冲件上方或附近；其中该缓冲件受到该导电层环绕，以及该导电层电连接至该接垫。

[0023] 在本公开的实施例中，该制造方法还包括在局部移除该保护层时或之后，局部移除该接垫。

[0024] 在本公开的实施例中，该制造方法通过网印工艺设置该缓冲件。

[0025] 半导体结构经由连接件，例如凸块(bump)、柱(pillar)、杆(post)或类似物而电连接另一晶片或封装。该连接件自半导体结构的一接垫(pad)突出并且经配置以与另一晶片或封装接合。在接合连接件与另一晶片或封装之后，应力或力会作用于该连接件上并且对于该连接件与连接件下方的那些元件造成破坏。再者，在接合过程中或接合之后，会产生内部应力。连接件中可能产生破裂或甚至延伸至元件中，可能造成元件的脱层；因而发生电连接故障。

[0026] 本公开提供一种包含凸块的半导体结构。该凸块包括由导电层环绕的缓冲件。缓冲件可提供凸块弹性，因而可吸收作用在该凸块上的力并且释放制造过程中产生的内部应力。再者，此弹性凸块可补偿由半导体结构的元件之间的热膨胀错配造成的半导体结构的翘曲。因此，可最小化或防止半导体结构中的破裂与元件的脱层。因此，可改良半导体结构的可信赖度。

附图说明

[0027] 参阅详细说明与权利要求结合考虑附图时，可得以更全面了解本申请案的公开内容，附图中相同的元件符号是指相同的元件。

[0028] 图1是一剖面示意图，例示本公开实施例的半导体结构。

[0029] 图2至图30是剖面示意图，例示本公开实施例的各种架构或形状的半导体结构。

[0030] 图31是一流程图，例示本公开实施例的半导体结构的制造方法。

[0031] 图32至图60是剖面示意图，例示本公开实施例通过图31的方法而制造半导体结构。

[0032] 其中，附图标记说明如下：

[0033] 100          半导体结构

[0034] 101          基板

[0035] 101a         第一表面

[0036] 101b         第二表面

[0037] 102          接垫

[0038] 102a         暴露部分

[0039] 103          保护层

[0040] 103a         凹槽

[0041] 104          凸块

[0042] 104a         缓冲件

[0043] 104a-1       第一圆柱部

[0044] 104a-2       第一圆顶部

[0045] 104b         导电层

[0046] 104b-1       第二圆柱部

[0047] 104b-2       第二圆顶部

[0048] 105          粘着层

[0049] 106          互连结构

具体实施方式

[0050] 本公开的以下说明伴随并入且组成说明书的一部分的附图，说明本公开的实施例，然而本公开并不受限于该实施例。此外，以下的实施例可适当整合以下实施例以完成另一实施例。

[0051] 「一实施例」、「实施例」、「例示实施例」、「其他实施例」、「另一实施例」等是指本公开所描述的实施例可包含特定特征、结构或是特性，然而并非每一实施例必须包含该特定特征、结构或是特性。再者，重复使用「在本公开的实施例中」一语并非必须指相同实施例，然而可为相同实施例。

[0052] 本公开涉及包含凸块(bump)的半导体结构，该凸块包括缓冲件，经配置以补偿半导体结构因元件之间热膨胀错配(mismatch)造成半导体结构的翘曲(warpage)并在制造过程中释放半导体结构上方或半导体结构内的应力。为了使得本公开可被完全理解，以下说明提供详细的步骤与结构。显然，本公开的实施不会限制本领域技术人员已知的特定细节。此外，已知的结构与步骤不再详述，以免不必要地限制本公开。本公开的较佳实施例详述如下。然而，除了详细说明之外，本公开亦可广泛实施于其他实施例中。本公开的范围不限于详细说明的内容，而是由权利要求定义。

[0053] 半导体结构经由连接件，例如凸块(bump)、柱(pillar)、杆(post)或类似物而电连接另一晶片或封装。该连接件自半导体结构的一接垫(pad)突出并且经配置以与另一晶片或封装接合。在接合连接件与另一晶片或封装之后，应力或力会作用于该连接件上并且对于该连接件与连接件下方的那些元件造成破坏。再者，在接合过程中或接合之后，会产生内部应力。连接件中可能产生破裂或甚至延伸至元件中，可能造成元件的脱层；因而发生电连接故障。

[0054] 本公开提供一种包含凸块的半导体结构。该凸块包括由导电层环绕的缓冲件。缓冲件可提供凸块弹性，因而可吸收作用在该凸块上的力并且释放制造过程中产生的内部应力。再者，此弹性凸块可补偿由半导体结构的元件之间的热膨胀错配造成的半导体结构的翘曲。因此，可最小化或防止半导体结构中的破裂与元件的脱层。因此，可改良半导体结构的可信赖度。

[0055] 图1是一剖面示意图，例示本公开实施例的半导体结构。在本公开的实施例中，半导体结构100包含基板101、接垫102、保护层103以及凸块104。在本公开的实施例中，半导体结构100为晶粒、晶片或半导体封装的一部分。

[0056] 在本公开的实施例中，基板101具有预定的功能电路。在本公开的实施例中，基板101包含数个导电线以及由该等导电线连接的数个电子元件，例如晶体管与二极管。在本公开的实施例中，基板101为半导体基板。在本公开的实施例中，基板101是一晶圆。在本公开的实施例中，基板101包含半导体材料，例如硅、锗、镓、砷、以及其组合。在本公开的实施例中，基板101为硅基板。在本公开的实施例中，基板101包含例如陶瓷、玻璃、或类似物的材料。在本公开的实施例中，基板101为玻璃基板。在本公开的实施例中，基板101是四边形、矩形、正方形、多边形、或任何其他合适的形状。

[0057] 在本公开的实施例中，基板101包含第一表面101a以及与第一表面101a相对的第二表面101b。在本公开的实施例中，第一表面101a为正面或是主动面，其中电路或电子元件设置第一表面101a上。在本公开的实施例中，第二表面101b为背面或是非主动面(inactive side)。

[0058] 在本公开的实施例中，接垫102位于基板101上方。在本公开的实施例中，接垫102位于基板101的第一表面101a上方或是基板101的第一表面101a内。在本公开的实施例中，接垫102位于基板101的第二表面101b上方。在本公开的实施例中，接垫102电连接至基板101中的电路或电子元件。在本公开的实施例中，接垫102电连接基板101外部的电路，因而基板101中的电路可经由接垫102而电连接至基板101外部的电路。在本公开的实施例中，接垫102经配置以接收导电结构。在本公开的实施例中，接垫102为晶粒接垫或是接合接垫。在本公开的实施例中，接垫102包含金、银、铜、镍、钨、铝、钯、与/或其合金。

[0059] 在本公开的实施例中，保护层103位于基板101的第一表面101a或第二表面101上方。在本公开的实施例中，保护层103位于基板101与接垫102的周围上方。在本公开的实施例中，保护层103局部覆盖接垫102；因此，接垫102的一暴露部分102a自保护层103暴露。在本公开的实施例中，保护层106环绕接垫102。在本公开的实施例中，保护层103经配置以对于基板101提供电性绝缘与防潮保护，因而基板101与周围环境隔离。

[0060] 在本公开的实施例中，保护层103包含彼此堆叠的数层介电材料。在本公开的实施例中，保护层103由介电材料形成，该介电材料例如氧化硅、氮氧化硅、氮化硅、或类似物。在本公开的实施例中，保护层103包含位于接垫102上方的凹槽103a。在本公开的实施例中，凹槽103a暴露接垫102的暴露部分102a，因而接垫102可容纳导电结构或电连接至基板101外部的电路。

[0061] 在本公开的实施例中，凸块104位于基板101的第一表面101a或第二表面101b上方。在本公开的实施例中，凸块104位于接垫102的暴露部分102a上方。在本公开的实施例中，凸块104接合且电连接至接垫102。在本公开的实施例中，凸块104局部受到保护层103的环绕。在本公开的实施例中，凸块104位于保护层103的凹槽103a内。在本公开的实施例中，凸块104经配置以接合导电结构、晶片或封装。

[0062] 在本公开的实施例中，凸块104自接垫102或保护层103突出。在本公开的实施例中，凸块104为圆柱形、球形、或半球形。在本公开的实施例中，凸块104为焊料接合、焊料凸块、焊球、球栅阵列(BGA)球、受控的塌陷晶片连接(C4)凸块、微凸块、或类似物。在本公开的实施例中，凸块104为导电柱或杆。

[0063] 在本公开的实施例中，凸块104包含缓冲件104a与导电层104b。在本公开的实施例中，缓冲件104a位于接垫102的暴露部分102a上方且自接垫102的暴露部分102a突出。在本公开的实施例中，缓冲件104a自接垫102延伸并且远离基板101。在本公开的实施例中，缓冲件104a直立在接垫102上方。在本公开的实施例中，缓冲件104a位于保护层103的凹槽103a内。在本公开的实施例中，缓冲件104a为圆柱形。在本公开的实施例中，缓冲件104a的剖面为圆形、矩形、四边形、或多边形。

[0064] 在本公开的实施例中，缓冲件104a经配置以吸收施加于凸块104上方的力或是半导体结构100内部的应力。在本公开的实施例中，缓冲件104a包含弹性的、可变形的、可挠的、或软的材料。在本公开的实施例中，缓冲件104a包含介电材料。在本公开的实施例中，缓冲件104a为绝缘的。在本公开的实施例中，缓冲件104a包含弹性体、硅氧烷(silicone)、树脂、环氧化合物、聚合物、聚酰亚胺、或聚苯并恶唑(polybenzoxazole，PBO)。

[0065] 在本公开的实施例中，导电层104b环绕缓冲层104a并且电连接至接垫102。在本公开的实施例中，导电层104b囊封缓冲件104a。在本公开的实施例中，导电层104b的配置与缓冲件104a共形。在本公开的实施例中，缓冲件104a的外表面与导电层104b交界。在本公开的实施例中，导电层104b局部受到保护层103环绕。在本公开的实施例中，导电层104b与接垫102的暴露部分102a交界，因而导电层104b电连接至接垫102。在本公开的实施例中，导电层
104b包含铜、金、银、镍、焊料、锡、铅、钨、铝、钛、钯、与/或其合金。

[0066] 在本公开的实施例中，包含缓冲件104a的凸块104为有弹性的、可变形的或可压缩的。在本公开的实施例中，凸块104经配置以吸收施加在凸块104上方的力或是半导体结构100内部的应力，因而可最小化或防止凸块104或半导体结构中发生破裂。在本公开的实施例中，凸块104经配置以释放半导体结构100中的元件之间的热膨胀错配造成的内部应力。
例如，基板101的热膨胀系数(coefficient of thermal expansion，CTE)不同于保护层103的CTE，因而在热工艺中，基板101与保护层103的膨胀程度不同，造成半导体结构100的翘曲。具有弹性的凸块104可减轻或防止半导体结构100的翘曲或弯曲。在本公开的实施例中，凸块104是可压缩的，因而当力施加在凸块104上方时，凸块104可降低高度。在本公开的实施例中，可压缩的凸块104可补偿半导体结构100的翘曲或弯曲。

[0067] 图2与图3是本公开实施例的半导体结构100的剖面示意图，说明本公开不同架构的缓冲件104与导电层104b。在本公开的实施例中，缓冲件104包含第一圆柱部104a-1以及第一圆顶部104a-2。在本公开的实施例中，第一圆柱部104a-1自接垫102延伸。在本公开的实施例中，第一圆顶部104a-2位于第一圆柱部104a-1的一端。在本公开的实施例中，导电层104b的配置与缓冲件104a的外表面共形。在本公开的实施例中，导电层104b包含第二圆柱部104b-1与第二圆顶部104b-2。在本公开的实施例中，第二圆柱部104b-1环绕第一圆柱部
104a-1，以及第二圆顶部104b-2位于第一圆顶部104a-2上方。

[0068] 如图2所示，在本公开的实施例中，凸块104的宽度与凹槽103a的宽度实质相等或是小于凹槽103a的宽度。如图3所示，在本公开的实施例中，凸块104的宽度实质大于凹槽103的宽度，因而部分的导电层104b位于保护层103上方。

[0069] 图4与图5是本公开实施例的半导体结构100的剖面图，其中半导体结构100包括粘着层105。在本公开的实施例中，粘着层105位于缓冲件104a与接垫102的暴露部分102a之间。在本公开的实施例中，缓冲件104a通过粘着层105而附接于接垫102上。在本公开的实施例中，粘着层105位于凹槽103a内并且受到导电层104b环绕。在本公开的实施例中，粘着层105包含聚合材料。在本公开的实施例中，粘着层105为粘胶、助焊剂(flux)、晶粒附接膜(die attach film，DAF)、或类似物。

[0070] 如图5所示，在本公开的实施例中，粘着层105囊封缓冲件104a。在本公开的实施例中，粘着层105位于缓冲件104a与导电层104b之间。在本公开的实施例中，粘着层105受到导电层104b环绕。在本公开的实施例中，粘着层105的配置与缓冲件104a的外表面共形。在本公开的实施例中，导电层104b的配置与粘着层105的外表面共形。

[0071] 图6至图8是本公开实施例的半导体结构100的剖面示意图，其中半导体结构100包括互连结构106。在本公开的实施例中，互连结构106位于导电层104b与接垫102之间。在本公开的实施例中，互连结构106环绕缓冲件104a。在本公开的实施例中，互连结构106经配置以将导电层104b电连接接垫102。在本公开的实施例中，互连结构106包含导电材料，例如铜、金、银、镍、焊料、锡、铅、钨、铝、钛、钯、与/或其合金。

[0072] 如图6所示，在本公开的实施例中，互连结构106位于凹槽103a内并且受到接垫102、保护层103与导电层104b环绕。如图7所示，在本公开的实施例中，互连结构106局部位于保护层103上方，并且局部受到保护层103环绕。在本公开的实施例中，缓冲层104a与导电层104b受到互连结构106环绕。如图8所示，在本公开的实施例中，互连结构106的配置与缓冲件104a的外表面共形，因而环绕缓冲件104a。在本公开的实施例中，导电层104b的配置与互连结构106的外表面的一部分共形。在本公开的实施例中，互连结构106的一部分位于缓冲件104a与导电层104b之间。

[0073] 在本公开的实施例中，互连结构106为凸块下金属化层(under  bump metallization，UBM)或为UBM的一部分。在本公开的实施例中，阻挡层与籽晶层位于UBM与接垫102之间。在本公开的实施例中，阻挡层位于接垫102上方，籽晶层位于阻挡层上方。在本公开的实施例中，阻挡层经配置以防止导电层104a的元素扩散至接垫102中。在本公开的实施例中，阻挡层包含金、银、镍、锡、铅、或类似物。在本公开的实施例中，籽晶层经配置以将UBM粘着至接垫102。在本公开的实施例中，籽晶层包含铜、金、银、镍、焊料、锡、铅、铝、钛、或类似物。

[0074] 图9至图13是本公开实施例的半导体结构100的剖面示意图，其中半导体结构100包括不同架构的粘着层105与互连结构106。如图9所示，在本公开的实施例中，半导体结构100包含图4所示的粘着层105以及图6所示的互连结构106。在本公开的实施例中，互连结构
106环绕粘着层105。如图10所示，在本公开的实施例中，半导体结构100包含图5所示的粘着层105以及图6所示的互连结构106。如图11所示，在本公开的实施例中，半导体结构100包含图4所示的粘着层105以及图7所示的互连结构106。如图12所示，在本公开的实施例中，半导体结构100包含图5所示的粘着层105以及图7所示的互连结构106。如图13所示，在本公开的实施例中，半导体结构100包含图4所示的粘着层105以及图8所示的互连结构106。

[0075] 图14至图16是本公开实施例的半导体结构100的剖面示意图，其中半导体结构100包括不同架构的粘着层105与互连结构106。如图14所示，在本公开的实施例中，互连结构106与导电层104b的一部分位于缓冲件104a内，或受到缓冲件104a环绕。如图15所示，在本公开的实施例中，粘着层105位于缓冲件104a与接垫102之间，互连结构106位于缓冲件104a与粘着层105内。如图16所示，在本公开的实施例中，互连结构106的配置与缓冲件104a共形，互连结构106的一部分位于缓冲件104a内。

[0076] 图17至图19是本公开实施例的半导体结构100的剖面示意图，其中凸块104具有不同形状。如图17所示，在本公开的实施例中，凸块104的剖面为四边形或是梯形。如图18所示，在本公开的实施例中，凸块104的剖面为三角形。如图19所示，在本公开的实施例中，凸块104的剖面为多边形或不规则形。在本公开的实施例中，导电层104b的外表面、导电层104b与互连结构106a之间的界面或是缓冲件104a与互连结构106之间的界面包含波纹或波浪形状。

[0077] 图20至图30是本公开实施例的半导体结构100的剖面示意图，其中半导体结构100包括突出至接垫102的缓冲件104a。在本公开的实施例中，缓冲件104a的一部分位于接垫102内，或是延伸至接垫102中。

[0078] 如图20所示，在本公开的实施例中，缓冲件104a的一部分突出至接垫102中，并且受到接垫102环绕。如图21所示，在本公开的实施例中，粘着层105位于接垫102内或是受到接垫102环绕，缓冲件104a的一部分位于粘着层105上方。在本公开的实施例中，缓冲件104a的一部分突出至接垫102中。如图22所示，在本公开的实施例中，半导体结构100包含图20所示的缓冲件104a以及图6所示的互连结构106。如图23所示，在本公开的实施例中，半导体结构100包含图21所示的缓冲件104a以及图6所示的互连结构106。

[0079] 如图24所示，在本公开的实施例中，缓冲件104a的一部分与互连结构106的一部分位于接垫102之内或是受到接垫102环绕。如图25所示，在本公开的实施例中，半导体结构100包含图21所示的缓冲件104a与粘着层105，以及图24所示的互连结构106。

[0080] 如图26所示，在本公开的实施例中，粘着层105位于接垫102内，缓冲件104a位于粘着层105上方或是位于接垫102内，互连结构106配置如图11所示。如图27所示，在本公开的实施例中，粘着层105位于接垫102内，缓冲件104a位于粘着层105上方或位于接垫102内，互连结构106配置如图13所示。

[0081] 如图28所示，在本公开的实施例中，互连结构106的一部分与缓冲件104a的一部分位于接垫102内或受到接垫102环绕。如图29所示，在本公开的实施例中，粘着层105、缓冲件104a的一部分以及互连结构106的一部分位于接垫102内或受到接垫102环绕。如图30所示，在本公开的实施例中，粘着层105、缓冲件104a的一部分以及互连结构106的一部分位于接垫102内，并且互连结构106的配置与缓冲件104a共形。

[0082] 本公开亦提供一种半导体结构100的制造方法。在本公开的实施例中，半导体结构100可由图31的方法200予以形成。方法200包含一些操作，描述与说明，不应被视为操作顺序的限制。方法200包含一些步骤(201、202、203、204、205与206)。

[0083] 在步骤201中，提供或接收基板101，如图32所示。在本公开的实施例中，基板101包含第一表面101a以及与第一表面101a相对的第二表面101b。在本公开的实施例中，基板101包含数个导电线，以及由该等导电线连接的数个电子元件，例如晶体管与二极管。在本公开的实施例中，基板101为半导体基板。在本公开的实施例中，基板101包含硅、锗、镓、砷、以及其组合。在本公开的实施例中，基板101为硅基板。在本公开的实施例中，基板101为四边形、矩形、正方形、多边形、或任何其他合适的形状。在本公开的实施例中，基板101具有与如上述或图1至图30中任一者所示的类似架构。

[0084] 在步骤202中，设置接垫102于基板101的第一表面101a上方。在本公开的实施例中，接垫102电连接至基板101中的电路。在本公开的实施例中，接垫102经配置以接收导电结构。在本公开的实施例中，接垫102为晶粒接垫或接合垫。在本公开的实施例中，接垫102包含金、银、铜、镍、钨、铝、钯、与/或其合金。在本公开的实施例中，接垫102由电镀或任何其他合适的工艺形成。在本公开的实施例中，接垫102具有与如上述或图1至图30中任一者所示的类似架构。

[0085] 在步骤203中，设置保护层103于基板101与接垫102上方，如图34所示。在本公开的实施例中，保护层103形成具有介电材料，例如氧化硅、氮氧化硅、氮化硅或类似物。在本公开的实施例中，保护层103通过化学气相沉积(chemical vapor deposition，CVD)、等离子体辅助化学气相沉积(plasma-enhanced chemical vapor deposition，PECVD)、旋涂或任何其他合适的工艺而配置。在本公开的实施例中，保护层103具有与如上述或图1至图30中任一者所示的类似架构。

[0086] 在步骤204中，局部移除接垫102上方的保护层103，如图35所示。在本公开的实施例中，通过蚀刻或任何其他合适的工艺，局部移除保护层103。在本公开的实施例中，局部移除接垫102上方的保护层103以形成凹槽103a，而且接垫102的暴露部分102a自保护层103暴露。

[0087] 在本公开的实施例中，如图36所示，在局部移除保护层103时或之后，局部移除接垫102。在本公开的实施例中，通过蚀刻或任何其他合适的工艺，局部移除接垫102以形成开口102b。

[0088] 在步骤205中，缓冲件104a位于接垫102上方，如图37至图42中任一者所示。在本公开的实施例中，缓冲件104a通过网印工艺、网印充填(stencil filing)、化学气相沉积(CVD)、或任何其他合适的工艺而配置。在本公开的实施例中，缓冲件104a位于凹槽103a内。在本公开的实施例中，缓冲件104自接垫102突出。在本公开的实施例中，缓冲件104a是圆柱形。在本公开的实施例中，缓冲件104a包含有弹性的、可变形的、可挠的或软的材料。在本公开的实施例中，缓冲件104a包含介电材料。在本公开的实施例中，缓冲件104a是绝缘的。在本公开的实施例中，缓冲件104a包含弹性体、硅氧烷(silicone)、树脂、环氧化合物、聚合物、聚酰亚胺、或聚苯并恶唑(polybenzoxazole，PBO)。在本公开的实施例中，缓冲件104a具有与如上述或图1至图30中任一者所示的类似架构。

[0089] 在本公开的实施例中，如图37所示，缓冲件104a位于接垫102的暴露部分102a上方。在本公开的实施例中，如图38所示，在图36所示的步骤204之后，缓冲件104a位于开口102b内。在本公开的实施例中，缓冲件104a局部位于接垫102内。

[0090] 在本公开的实施例中，如图39至图42所示，粘着层105位于缓冲件104a与接垫102之间。在本公开的实施例中，粘着层105位于缓冲件104a下方或附接至缓冲件104a，而后缓冲件104a与粘着层105位于接垫102上方。在本公开的实施例中，粘着层105位于接垫102上方，而后缓冲件104a位于粘着层105上方。在本公开的实施例中，粘着层105通过印刷、旋涂、或任何其他合适的工艺而配置。在本公开的实施例中，粘着层105具有与如上述或图4、图5、图9至图13、图15至图19、图21、图23、图25至图27、图29与图30中任一者所示的类似架构。

[0091] 在本公开的实施例中，如图39所示，粘着层105位于接垫102的该暴露部分102a上方并且位于凹槽103a内。在本公开的实施例中，如图40所示，粘着层105位于接垫102内或是位于接垫102的开口102b内。

[0092] 在本公开的实施例中，如图41所示，粘着层105囊封缓冲件104a，而后缓冲件104a与环绕缓冲件104a的粘着层105位于接垫102上方并且位于凹槽103a内。在本公开的实施例中，粘着层105的配置与缓冲件104a的外表面共形。在本公开的实施例中，如图42所示，缓冲件104a的一部分与粘着层105的一部分位于接垫102的开口102b内。

[0093] 在步骤206中，设置导电层104b于缓冲件104上方或附近，如图43至图60中的任一者所示。在本公开的实施例中，如图43至图48所示，导电层104b分别位于图37至图42的缓冲件104a上方。在本公开的实施例中，通过配置光致抗蚀剂(photoresist，PR)于保护层103上方、移除该光致抗蚀剂的一部分以图案化该光致抗蚀剂、配置导电材料于该光致抗蚀剂的所移除的部分内、以及移除该光致抗蚀剂而形成该导电层104b。在本公开的实施例中，通过电镀或任何其他合适的工艺，配置该导电材料。在本公开的实施例中，通过沉积或任何其他合适的工艺而配置该光致抗蚀剂。在本公开的实施例中，通过微影、蚀刻、或任何其他合适的工艺，移除该光致抗蚀剂的该部分。在本公开的实施例中，通过蚀刻、剥除、或任何其他合适的工艺，完全移除该光致抗蚀剂。在本公开的实施例中，导电层104b具有与如上述或图1至图30中任一者所示的类似架构。

[0094] 在本公开的实施例中，形成包括缓冲件104a与导电层104b的凸块104。在本公开的实施例中，凸块是有弹性的、可变形的、或可压缩的。在本公开的实施例中，凸块104经配置以吸收施加于凸块104上方的力或是在半导体基板100内部的应力。

[0095] 在本公开的实施例中，互连结构106位于接垫102与导电层104b之间，如图49至图60中任一者所示。在本公开的实施例中，导电层104b经由互连结构106而电连接至接垫102。
在本公开的实施例中，互连结构106至少局部位于接垫102上方。在本公开的实施例中，互连结构106为UBM或是UBM的一部分。在本公开的实施例中，互连结构106具有与如上述或图6至图19与图22至图30中任一者所示的类似架构。

[0096] 在本公开的实施例中，通过配置第一导电材料于保护层103上方或与缓冲件104a的外表面共形、配置光致抗蚀剂于第一导电材料与保护层103上方、移除光致抗蚀剂的一部分而图案化该光致抗蚀剂、配置第二导电材料于该光致抗蚀剂的所移除的部分内、以及移除该光致抗蚀剂与位于保护层103上方的第一导电材料的一部分，而形成互连结构106与导电层104b。

[0097] 在本公开的实施例中，如图49至图54所示，互连结构106环绕缓冲件104a或位于接垫102上方的粘着层105，如图37、图39或图41所示。在本公开的实施例中，如图55至图60所示，互连结构106环绕缓冲件104a或位于接垫102内的粘着层105，如图38、图40或图42所示。

[0098] 本公开提供一种半导体结构，包含一基板；位于该基板上方的一接垫；位于该基板上方且暴露该接垫的一暴露部分的一保护层；以及位于该接垫的该暴露部分上方的一凸块，其中该凸块包含一缓冲件以及一导电层，该缓冲件位于该接垫的该暴露部分上方，该导电层环绕该缓冲件且电连接至该接垫。

[0099] 本公开另提供一种半导体结构的制造方法，包含提供一基板；设置一接垫于该基板上方；设置一保护层于该基板与该接垫上方；局部移除该接垫上方的该保护层；设置一缓冲件于该接垫的一部分上方；以及设置一导电层于该缓冲件上方或附近，其中该缓冲件受到该导电层环绕，该导电层电连接至该接垫。

[0100] 虽然已详述本公开及其优点，然而应理解可进行各种变化、取代与替代而不脱离权利要求所定义的本公开的精神与范围。例如，可用不同的方法实施上述的许多工艺，并且以其他工艺或其组合替代上述的许多工艺。

[0101] 再者，本申请案的范围并不受限于说明书中所述的工艺、机械、制造、物质组成物、手段、方法与步骤的特定实施例。本领域技术人员可自本公开的公开内容理解可根据本公开而使用与本文所述的对应实施例具有相同功能或是达到实质相同结果的现存或是未来发展的工艺、机械、制造、物质组成物、手段、方法、或步骤。据此，此等工艺、机械、制造、物质组成物、手段、方法、或步骤包含于本申请案的权利要求内。