本发明公开了一种PCB布局布线的方法和结构，所述方法通过将PCB的信号走线、电源层面和地层面混合布局，在信号走线的参考层面，通过划分局部区域为地平面，为信号走线提供参考层面和回流路径。所述结构包括信号走线、电源层面和地层面，其中，在信号走线的参考层面，通过划分局部区域为地平面，为信号走线提供参考层面和回流路径。本发明不再遵从传统的信号和电源分开布局方式，信号电源和地混合布局布线，从而提高板卡设计密度，合理规划电源、地及信号线Layout设计区域，从而可以降低PCB层数，节省成本。
1.一种PCB布局布线的方法，其特征在于，所述方法通过将PCB的信号走线、电源层面和地层面混合布局，在信号走线的参考层面，通过划分局部区域为地平面，为信号走线提供参考层面和回流路径；
所述PCB采用10层板，各叠层的设计及信号电源布局规划如下：TOP 1oz PCIE，DDRGND 1oz 地Signal 1oz DDR，高速线，杂线Power/GND 2oz 电源，地Power/Signal 1oz QPI，电源Signal/GND/Power 1oz QPI，地，高速线，杂线Power/GND 2oz 电源，地Signal 1oz DDR，高速线，杂线GND 1oz 地BOT 1oz PCIE，DDR。
2.根据权利要求1所述的一种PCB布局布线的方法，其特征在于，所述PCB的布局包括：PCH和PCIE插槽摆放区，DIMM槽与CPU摆放区，QPI走线区，其中：L5层：对应QPI走线区的区域摆放QPI信号走线，其对应参考面为L4层的地平面，其他区域为电源面；
L4层：对应QPI走线区和DIMM槽与CPU摆放区的区域为地平面，其他区域为电源面。
3.根据权利要求2所述的一种PCB布局布线的方法，其特征在于：L6层：对应QPI走线区的区域摆放QPI信号走线，对应PCH和PCIE插槽摆放区摆放高速线和杂线，对应DIMM槽与CPU摆放区设置为地平面；
L7层：对应L6层的QPI信号走线的区域和高速线和杂线的区域，为地平面，给L6层的QPI信号及其它高速线提供参考，其他区域铺电源。
4.一种PCB布局布线的结构，其特征在于，所述结构包括信号走线、电源层面和地层面，其中，在信号走线的参考层面，通过划分局部区域为地平面，为信号走线提供参考层面和回流路径；
所述PCB为10层板结构，PCB叠层的布局规划如下：TOP 1oz PCIE，DDRGND 1oz 地Signal 1oz DDR，高速线，杂线Power/GND 2oz 电源，地Power/Signal 1oz QPI，电源Signal/GND/Power 1oz QPI，地，高速线，杂线Power/GND 2oz 电源，地Signal 1oz DDR，高速线，杂线GND 1oz 地BOT 1oz PCIE，DDR。
5.根据权利要求4所述的一种PCB布局布线的结构，其特征在于，所述PCB的布局包括：PCH和PCIE插槽摆放区，DIMM槽与CPU摆放区，QPI走线区，其中：L5层：对应QPI走线区的区域摆放QPI信号走线，其对应参考面为L4层的地平面，其他区域为电源面；
L4层：对应QPI走线区和DIMM槽与CPU摆放区的区域为地平面，其他区域为电源面。
6.根据权利要求5所述的一种PCB布局布线的结构，其特征在于：L6层：对应QPI走线区的区域摆放QPI信号走线，对应PCH和PCIE插槽摆放区摆放高速线和杂线，对应DIMM槽与CPU摆放区设置为地平面；
L7层：对应L6层的QPI信号走线的区域和高速线和杂线的区域，为地平面，给L6层的QPI信号及其它高速线提供参考，其他区域铺电源。
一种PCB布局布线的方法和结构
技术领域
[0001] 本发明涉及PCB信号及电源布局布线技术领域，具体涉及一种PCB布局布线的方法和结构。
背景技术
[0002] 随着互联网、大数据的快速发展，云计算时代的到来，云计算中心、大数据中心得以快速发展和壮大，随之而来的服务器和存储的需求及使用也越来越多。服务器和存储作为云计算、大数据的数据处理和储存的支撑，直接决定了整个系统的稳定性。
[0003] 而PCB板作为服务器的核心，其设计的好坏直接决定了服务器的稳定性。PCB主要由信号线和电源组成，在设计时要综合考虑信号及电源设计，在尽量降低设计成本的同时设计出高质量的PCB电路板。
[0004] 现有主板设计方案为12层板，其叠层设计及信号电源规划如下：
[0005] TOP 1oz PCIE DDR
[0006] GND 1oz 地
[0007] Signal 1oz DDR，QPI，杂线
[0008] Signal 1oz 高速线，杂线
[0009] GND 1oz 地
[0010] Power 2oz 电源
[0011] Power 2oz 电源
[0012] GND 1oz 地
[0013] Signal 1oz 高速线，杂线
[0014] Signal 1oz DDR，QPI，高速线
[0015] GND 1o 地
[0016] BOT 1oz PCIE DDR
[0017] 其中:TOP,BOT层布PCIE、DDR高速线，2,5,8,11层铺完整的地层；3,4,9,10层走高速线及杂线，6,7层走Power电源面。以上设计每层信号线都有临近的地作参考，有完整的两层电源面、四层地平面，为在不考虑成本情况下的最优设计方法。
[0018] 现有设计技术方案电源、地、信号具有足够的布局布线空间，而且有部分空间剩余，在现阶段对服务器成本越来越敏感的情况下，存在着过设计的现象，不利于提升产品市场竞争力。
发明内容
[0019] 本发明要解决的技术问题是：针对上述问题，本发明提供一种PCB布局布线的方法和结构。
[0020] 本发明所采用的技术方案为：
[0021] 一种PCB布局布线的方法，所述方法通过将PCB的信号走线、电源层面和地层面混合布局，在信号走线的参考层面，通过划分局部区域为地平面，为信号走线提供参考层面和回流路径，节省了布线空间。
[0022] 所述PCB采用10层板，其中原12层板的L3层和L10层的QPI信号线分别铺设到L5层和L6层，各叠层的设计及信号电源布局规划如下：
[0023] TOP 1oz PCIE，DDR
[0024] GND 1oz 地
[0025] Signal 1oz DDR，高速线，杂线
[0026] Power/GND 2oz 电源，地
[0027] Power/Signal 1oz QPI，电源
[0028] Signal/GND/Power 1oz QPI，地，高速线，杂线
[0029] Power/GND 2oz 电源，地
[0030] Signal 1oz DDR，高速线，杂线
[0031] GND 1oz 地
[0032] BOT 1oz PCIE，DDR。
[0033] 所述PCB的布局包括：PCH和PCIE插槽摆放区，DIMM槽与CPU摆放区，QPI走线区（连接两个CPU），其中：
[0034] L5层：对应QPI走线区的区域摆放QPI信号走线，其对应参考面为L4层的地平面，其他区域为电源面；
[0035] L4层：对应QPI走线区和DIMM槽与CPU摆放区的区域为地平面，其他区域为电源面。
[0036] L6层：对应QPI走线区的区域摆放QPI信号走线，对应PCH和PCIE插槽摆放区摆放高速线和杂线，对应DIMM槽与CPU摆放区设置为地平面；
[0037] L7层：对应L6层的QPI信号走线的区域和高速线和杂线的区域，为地平面，给L6层的QPI信号及其它高速线提供参考，其他区域铺电源。
[0038] 一种PCB布局布线的结构，所述结构包括信号走线、电源层面和地层面，其中，在信号走线的参考层面，通过划分局部区域为地平面，为信号走线提供参考层面和回流路径，节省了布线空间。
[0039] 所述PCB为10层板结构，PCB叠层的布局规划如下：
[0040] TOP 1oz PCIE，DDR
[0041] GND 1oz 地
[0042] Signal 1oz DDR，高速线，杂线
[0043] Power/GND 2oz 电源，地
[0044] Power/Signal 1oz QPI，电源
[0045] Signal/GND/Power 1oz QPI，地，高速线，杂线
[0046] Power/GND 2oz 电源，地
[0047] Signal 1oz DDR，高速线，杂线
[0048] GND 1oz 地
[0049] BOT 1oz PCIE，DDR。
[0050] 所述PCB的布局包括：PCH和PCIE插槽摆放区，DIMM槽与CPU摆放区，QPI走线区（连接两个CPU），其中：
[0051] L5层：对应QPI走线区的区域摆放QPI信号走线，其对应参考面为L4层的地平面，其他区域为电源面；
[0052] L4层：对应QPI走线区和DIMM槽与CPU摆放区的区域为地平面，其他区域为电源面。
[0053] L6层：对应QPI走线区的区域摆放QPI信号走线，对应PCH和PCIE插槽摆放区摆放高速线和杂线，对应DIMM槽与CPU摆放区设置为地平面；
[0054] L7层：对应L6层的QPI信号走线的区域和高速线和杂线的区域，为地平面，给L6层的QPI信号及其它高速线提供参考，其他区域铺电源。
[0055] 本发明的有益效果为：
[0056] 本发明不再遵从传统的信号和电源分开布局方式，信号电源和地混合布局布线，从而提高板卡设计密度，合理规划电源、地及信号线Layout设计区域，从而可以降低PCB层数，节省成本。
附图说明
[0057] 图1为板卡Layout示意图；
[0058] 图2为L4层规划示意图；
[0059] 图3为L5层规划示意图；
[0060] 图4为L6层规划示意图；
[0061] 图5为L7层规划示意图。
具体实施方式
[0062] 根据说明书附图，结合具体实施方式对本发明进一步说明：
[0063] 一种PCB布局布线的方法，所述方法的实现步骤如下：
[0064] 1）、确定PCB形状，并在PCB上将主要芯片摆放在合理位置，如图1所示，划分为PCH和PCIE插槽摆放区，DIMM槽与CPU摆放区，QPI走线区（连接两个CPU）；
[0065] 2）、PCB采用10层板叠层；
[0066] 3）、TOP，L2，L3，L8，L9，L10(BOT)按照传统设计方式规划布局布线，其中：
[0067] 第3层和第8层的DDR不作变动，QPI信号调整到第5层和第6层；
[0068] 原设计的12层改成10层后，减去2层信号层的高速线和杂线，调整到10层设计的第3层和第8层，
[0069] L5层：对应QPI走线区的区域摆放QPI信号走线，其对应参考面为L4层的地平面，其他区域为电源面，如图2所示；
[0070] L4层：对应QPI走线区和DIMM槽与CPU摆放区的区域为地平面，其他区域为电源面，如图3所示；
[0071] L6层：对应QPI走线区的区域摆放QPI信号走线，对应PCH和PCIE插槽摆放区摆放高速线和杂线，对应DIMM槽与CPU摆放区设置为地平面，如图4所示；
[0072] L7层：对应L6层的QPI信号走线的区域和高速线和杂线的区域，为地平面，给L6层的QPI信号及其它高速线提供参考，其他区域铺电源，如图5所示。
[0073] 具体布局如下：
[0074] TOP 1oz PCIE，DDR
[0075] L2 1oz 地
[0076] L3 1oz DDR，高速线，杂线
[0077] L4 2oz 电源，地
[0078] L5 1oz QPI，电源
[0079] L6 1oz QPI，地，高速线，杂线
[0080] L7 2oz 电源，地
[0081] L8 1oz DDR，高速线，杂线
[0082] L9 1oz 地
[0083] BOT 1oz PCIE，DDR。
[0084] 实施方式仅用于说明本发明，而并非对本发明的限制，有关技术领域的普通技术人员，在不脱离本发明的精神和范围的情况下，还可以做出各种变化和变型，因此所有等同的技术方案也属于本发明的范畴，本发明的专利保护范围应由权利要求限定。
