一种绝缘栅双极性晶体管结构及其制造方法转让专利
申请号 : CN201710757701.3
文献号 : CN107634094B
文献日 : 2020-01-21
发明人 : 单建安 , 冯浩 , 伍震威
申请人 : 中山汉臣电子科技有限公司
摘要 :
权利要求 :
1.一种绝缘栅双极性晶体管结构，所述的晶体管结构包括有发射极电极（121）、集电极（122）和栅电极（123），所述的栅电极（123）设于栅槽（110）内，所述的栅槽（110）延伸进入n-型掺杂的n-型半导体区（101）内，其特征在于，所述的n-型半导体区（101）内设有一个以上的和所述的栅槽（110）平行并位于所述的栅槽（110）附近的伪槽（210），所述的伪槽（210）外毗连设有n型掺杂的第七半导体区（203），所述的第七半导体区（203）的平均掺杂浓度高于所述的n-型半导体区（101）的平均掺杂浓度;所述的绝缘栅双极性晶体管结构采用如下方法制备：
-
第一，形成一个n型半导体区（101）；
第二，在所述n-型半导体区（101）的上表面刻蚀沟槽：所述沟槽刻蚀通过第一掩膜版（113）实现图案化，栅槽（110）和伪槽（210）在刻蚀后同步形成，其沟槽宽度分别为a和b，且a < b；
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第三，一层绝缘介质层（114）被沉积到n型半导体区（101）的上表面，被沉积面不同位置处的沉积速率近似相等，将被沉积的介质层（114）的厚度标记为c，且a/2 < c < b/2；
第四，对介质层（114）进行各向同性刻蚀，去除伪槽（210）内的介质层，而栅槽内的介质层被保留；
第五，在n-型半导体区（101）的上表面进行倾角式n型离子注入，在倾角离子注入之后，一个n型掺杂层（115）在伪槽（210）的侧壁上形成；
第六，将栅槽（110）内剩余的介质层（114）完全去除；
第七，在栅槽（110）与伪槽（210）的内壁上形成栅介质层（111）；
第八，将栅槽（110）与伪槽（210）用导电材料（116）填充；
第九，在n-型半导体区（101）的上表面实施p型离子注入，在随后的高温扩散过程之后，形成第四半导体区（102）与第七半导体区（203）；
第十，在第四半导体区（102）附近形成n+型发射极区（103）及p+型接触区（104）；
第十一，沉积层间介质层（112）到n-型半导体区（101）的上表面；
第十二，对层间介质层（112）进行接触孔刻蚀，继而实施上表面金属化，形成发射极电极（121）；
第十三，从n-型半导体区（101）下表面开始将其适度减薄，以达到由器件耐压值所决定的目标厚度；
第十四，在减薄后的n-型半导体区（101）底部通过离子注入及激活工艺形成第二半导体层（105）及第一半导体层（106）；
第十五，在器件底部进行金属化，形成集电极（122）或者，采用如下的方法制备：
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第一，形成一个n型半导体区（101）；
第二，在所述n-型半导体区（101）的上表面刻蚀栅槽（110），该栅槽刻蚀通过第二掩膜版（117）实现图案化，且刻蚀过程宜为各向异性；
第三，在n-型半导体区（101）的上表面沉积第三掩膜版（118），并将栅槽（110）填充；
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第四，在所述n型半导体区（101）的上表面刻蚀伪槽（210），刻蚀通过第三掩膜版（118）实现图案化，且刻蚀过程宜为各向异性；
第五，在n-型半导体区（101）的上表面进行倾角式n型离子注入；
第六，在倾角离子注入之后，一个n型掺杂层（115）在伪槽（210）的侧壁上形成；
第七，将栅槽（110）内剩余的第三掩膜版（118）完全去除；
第七，在栅槽（110）与伪槽（210）的内壁上形成栅介质层（111）；
第八，将栅槽（110）与伪槽（210）用导电材料（116）填充；
第九，在n-型半导体区（101）的上表面实施p型离子注入，在随后的高温扩散过程之后，形成第四半导体区（102）与第七半导体区（203）；
第十，在第四半导体区（102）附近形成n+型发射极区（103）及p+型接触区（104）；
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第十一，沉积层间介质层（112）到n型半导体区（101）的上表面；
第十二，对层间介质层（112）进行接触孔刻蚀，继而实施上表面金属化，形成发射极电极（121）；
第十三，从n-型半导体区（101）下表面开始将其适度减薄，以达到由器件耐压值所决定的目标厚度；
第十四，在减薄后的n-型半导体区（101）底部通过离子注入及激活工艺形成第二半导体层（105）及第一半导体层（106）；
第十五，在器件底部进行金属化，形成集电极（122）。
2.如权利要求1所述的绝缘栅双极性晶体管结构，其特征在于，所述的第七半导体区（203）靠近伪槽（210）处的掺杂浓度高于靠近栅槽（110）处的掺杂浓度。
3.如权利要求1所述的绝缘栅双极性晶体管结构，其特征在于，所述的第七半导体区（203）靠近伪槽（210）侧壁处的厚度大于其靠近栅槽（110）侧壁处的厚度。
4.如权利要求1所述的绝缘栅双极性晶体管结构，其特征在于，一个p型掺杂的第四半导体区（102）位于所述的n-型半导体区（101）之上，且与所述栅槽（110）的一个侧壁毗连，所述的第七半导体区（203）位于所述的n-型半导体区（101）与第四半导体区（102）之间。
5.如权利要求4所述的绝缘栅双极性晶体管结构，其特征在于，所述的第四半导体区（102）靠近栅槽（110）侧壁处的厚度大于其靠近伪槽（210）侧壁处的厚度。
6.如权利要求1所述的绝缘栅双极性晶体管结构，其特征在于，所述的伪槽（210）内设有伪栅电极（124），所述伪栅电极（124）与相应伪槽（210）的内壁隔离。
7.如权利要求1-6任一权利要求所述的绝缘栅双极性晶体管结构，其特征在于，相邻的伪槽（210）之间还设有第一电浮空p型区（202），所述的第一电浮空p型区（202）设于所述的第七半导体区（203）上方。
8.如权利要求1-6任一权利要求所述的绝缘栅双极性晶体管结构，其特征在于，相邻的伪槽（210）之间还设有第二电浮空p型区（204），所述的第二电浮空p型区（204）设于所述的n-型半导体区（101）的上方。
9.如权利要求8所述的绝缘栅双极性晶体管结构，其特征在于，所述的第二电浮空p型区（204）的掺杂浓度大于第七半导体区（203）的掺杂浓度。
10.如权利要求8所述的绝缘栅双极性晶体管结构，其特征在于，所述的第二电浮空p型区（204）的结深大于或等于伪槽（210）的深度。
11.如权利要求1-6任一权利要求所述的绝缘栅双极性晶体管结构，其特征在于，所述的伪槽（210）的底部设有第四电浮空p型区（206）。
12.如权利要求11所述的绝缘栅双极性晶体管结构，其特征在于，所述的栅槽（110）的底部设有第三电浮空p型区（205）。
13.一种绝缘栅双极性晶体管结构的制造方法，其特征在于，所述的方法包括如下步骤：第一，形成一个n-型半导体区（101）；
第二，在所述n-型半导体区（101）的上表面刻蚀沟槽：所述沟槽刻蚀通过第一掩膜版（113）实现图案化，栅槽（110）和伪槽（210）在刻蚀后同步形成，其沟槽宽度分别为a和b，且a < b；
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第三，一层绝缘介质层（114）被沉积到n型半导体区（101）的上表面，被沉积面不同位置处的沉积速率近似相等，将被沉积的介质层（114）的厚度标记为c，且a/2 < c < b/2；
第四，对介质层（114）进行各向同性刻蚀，去除伪槽（210）内的介质层，而栅槽内的介质层被保留；
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第五，在n 型半导体区（101）的上表面进行倾角式n型离子注入，在倾角离子注入之后，一个n型掺杂层（115）在伪槽（210）的侧壁上形成；
第六，将栅槽（110）内剩余的介质层（114）完全去除；
第七，在栅槽（110）与伪槽（210）的内壁上形成栅介质层（111）；
第八，将栅槽（110）与伪槽（210）用导电材料（116）填充；
第九，在n-型半导体区（101）的上表面实施p型离子注入，在随后的高温扩散过程之后，形成第四半导体区（102）与第七半导体区（203）；
第十，在第四半导体区（102）附近形成n+型发射极区（103）及p+型接触区（104）；
第十一，沉积层间介质层（112）到n-型半导体区（101）的上表面；
第十二，对层间介质层（112）进行接触孔刻蚀，继而实施上表面金属化，形成发射极电极（121）；
第十三，从n-型半导体区（101）下表面开始将其适度减薄，以达到由器件耐压值所决定的目标厚度；
第十四，在减薄后的n-型半导体区（101）底部通过离子注入及激活工艺形成第二半导体层（105）及第一半导体层（106）；
第十五，在器件底部进行金属化，形成集电极（122）。
14.如权利要求13所述的制造方法，其特征在于，所述第一掩膜版（113）由氧化硅材料构成。
15.一种绝缘栅双极性晶体管结构的制造方法，其特征在于，所述的制造方法包括如下步骤：第一，形成一个n-型半导体区（101）；
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第二，在所述n型半导体区（101）的上表面刻蚀栅槽（110），该栅槽刻蚀通过第二掩膜版（117）实现图案化，且刻蚀过程宜为各向异性；
第三，在n-型半导体区（101）的上表面沉积第三掩膜版（118），并将栅槽（110）填充；
第四，在所述n-型半导体区（101）的上表面刻蚀伪槽（210），刻蚀通过第三掩膜版（118）实现图案化，且刻蚀过程宜为各向异性；
第五，在n-型半导体区（101）的上表面进行倾角式n型离子注入；
第六，在倾角离子注入之后，一个n型掺杂层（115）在伪槽（210）的侧壁上形成；
第七，将栅槽（110）内剩余的第三掩膜版（118）完全去除；
第七，在栅槽（110）与伪槽（210）的内壁上形成栅介质层（111）；
第八，将栅槽（110）与伪槽（210）用导电材料（116）填充；
第九，在n-型半导体区（101）的上表面实施p型离子注入，在随后的高温扩散过程之后，形成第四半导体区（102）与第七半导体区（203）；
第十，在第四半导体区（102）附近形成n+型发射极区（103）及p+型接触区（104）；
第十一，沉积层间介质层（112）到n-型半导体区（101）的上表面；
第十二，对层间介质层（112）进行接触孔刻蚀，继而实施上表面金属化，形成发射极电极（121）；
第十三，从n-型半导体区（101）下表面开始将其适度减薄，以达到由器件耐压值所决定的目标厚度；
-
第十四，在减薄后的n型半导体区（101）底部通过离子注入及激活工艺形成第二半导体层（105）及第一半导体层（106）；
第十五，在器件底部进行金属化，形成集电极（122）。
16.如权利要求15所述的制造方法，其特征在于，所述的第二掩膜版（117）由氮化硅材料构成。
17.如权利要求15所述的制造方法，其特征在于，所述第三掩膜版（118）由氧化硅材料构成。
18.如权利要求13或15所述的制造方法，其特征在于，所述的栅介质层（111）由氧化硅材料构成。
19.如权利要求13或15所述的制造方法，其特征在于，所述的导电材料（116）由重度掺杂的多晶硅构成。
20.如权利要求13或15所述的制造方法，其特征在于，所述层间介质层（112）由氧化硅材料构成。
说明书 :
一种绝缘栅双极性晶体管结构及其制造方法
技术领域
背景技术
发明内容
附图说明
具体实施方式
16 17 -3
垒层(203)的峰值掺杂浓度可以为1e 至5e cm ，且该层底部一般不深于栅槽(110)的深度。栅槽(110)与伪栅槽(210)的沟槽深度可以为3至7微米，沟槽宽度可以为0.5至2.5微米。
栅槽(110)的沟槽深度应大于相邻的p型体区(102)的厚度，以能够在沟槽的一个侧壁形成MOS沟道。相邻沟槽之间的水平间距可以为0.3至3微米。此外，n+型发射极区(103)的结深可+
以为0.1至0.5微米。P 型接触区(104)的结深可以为0.3至1.5微米。栅介质层111的厚度可以为0.05至0.2微米。层间介质层112的厚度可以为0.3至2微米。