多层膜器件及方法

摘要

本发明实施例提供了一种器件、结构和方法，由此插入层被利用以为较弱和较柔软的介电层提供附加的支撑。插入层可应用在两个较弱的介电层之间或者插入层可以单层介电材料方式使用。一旦形成，沟槽和通孔被形成在复合层内，并且插入层帮助提供将限制或消除不期望的弯曲或其他结构移动的支撑，不期望的弯曲或其他结构移动可能妨碍诸如用导电材料填充沟槽和通孔的后续工艺步骤。本发明实施例涉及多层膜器件及方法。

权利要求

1.一种半导体器件，包括：

第一介电层，位于衬底上方；

第二介电层，与所述第一介电层物理接触，其中，所述第一介电层和所述第二介电层形成复合介电层，并且其中，所述第二介电层比所述第一介电层具有更大的硬度；以及第一开口，延伸至所述复合介电层内，所述第一开口具有在70°到80°之间的角，所述角是所述第一开口的底部和侧壁形成的夹角；

第二开口，延伸至所述复合介电层内，其中，所述第二开口具有在60°到70°之间的通孔轮廓角，所述通孔轮廓角是由所述第二开口的侧壁顶部的弧形轮廓的切线与所述复合介电层的顶面定义的夹角。

2.根据权利要求1所述的半导体器件，进一步包括：

第三介电层，与所述第二介电层物理接触，其中，所述第三介电层比所述第二介电层具有更小的硬度，并且其中，所述第一开口延伸穿过所述第三介电层。

3.根据权利要求1所述的半导体器件，进一步包括：

所述第一开口是沟槽开口并且所述第二开口是通孔开口。

4.根据权利要求1所述的半导体器件，其中，所述第二介电层具有大于所述第一介电层至少5GPa的硬度。

5.根据权利要求1所述的半导体器件，其中，所述第二介电层具有大于3.0的k值。

6.根据权利要求1所述的半导体器件，其中，所述衬底进一步包括鳍。

7.一种半导体器件，包括：

第一介电层，位于衬底上方，所述第一介电层包括第一介电材料；

插入层，位于所述第一介电层上方并且与所述第一介电层接触，所述插入层包括第二介电材料，所述第二介电材料的硬度和k值比所述第一介电材料的硬度和k值大；

第二介电层，位于所述插入层上方并且与所述插入层接触，所述第二介电层包括第三介电材料，所述第三介电材料的硬度和k值比所述第二介电材料的硬度和k值小；

沟槽开口，位于所述第二介电层中，所述沟槽开口具有在70°到80°之间的沟槽轮廓角，所述沟槽轮廓角是所述沟槽开口的底部和侧壁形成的夹角；以及通孔开口，位于所述第二介电层中，所述通孔开口具有在60°到70°之间的通孔轮廓角，所述通孔轮廓角是由所述通孔开口的侧壁顶部的弧形轮廓的切线与所述第二介电层的顶面定义的夹角。

8.根据权利要求7所述的半导体器件，其中，所述沟槽开口延伸至所述第一介电层中。

9.根据权利要求8所述的半导体器件，其中，所述沟槽开口延伸进入所述第一介电层内的距离小于

10.根据权利要求7所述的半导体器件，其中，所述沟槽开口未延伸进入所述插入层内。

11.根据权利要求7所述的半导体器件，其中，所述沟槽开口仅部分地延伸进入所述插入层内。

12.根据权利要求11所述的半导体器件，其中，所述沟槽开口延伸进入所述插入层的距离小于

13.根据权利要求7所述的半导体器件，其中，所述插入层具有在 到 之间的厚度。

14.一种制造半导体器件的方法，所述方法包括：

在衬底内的导电元件上方沉积第一介电层；

通过在所述第一介电层上方沉积与所述第一介电层物理接触的插入层来支撑所述第一介电层，其中，所述插入层的硬度大于所述第一介电层的硬度和所述插入层的k值大于所述第一介电层的k值；

在所述插入层上方沉积与所述插入层物理接触的第二介电层，其中，所述第二介电层的硬度小于所述插入层的硬度和所述第二介电层的k值小于所述插入层的k值；

蚀刻所述第二介电层、所述插入层和所述第一介电层以形成通孔开口，其中，所述通孔开口具有在60°到70°之间的通孔轮廓角，所述通孔轮廓角是由所述通孔开口的侧壁顶部的弧形轮廓的切线与所述第二介电层的顶面定义的夹角；以及蚀刻所述第二介电层以形成至少部分进入到所述第二介电层的沟槽开口，其中，所述沟槽开口具有在70°到80°之间的沟槽轮廓角，所述沟槽轮廓角是所述沟槽开口的底部和侧壁形成的夹角。

15.根据权利要求14所述的方法，其中，蚀刻所述第二介电层形成未暴露所述插入层的所述沟槽开口。

16.根据权利要求14所述的方法，其中，蚀刻所述第二介电层还蚀刻所述插入层并且形成至少部分延伸至所述插入层内的所述沟槽开口。

17.根据权利要求16所述的方法，其中，蚀刻所述第二介电层还蚀刻所述插入层并且形成至少部分延伸至所述第一介电层内的所述沟槽开口。

18.根据权利要求14所述的方法，其中，沉积所述插入层沉积金属氮化物。

19.根据权利要求14所述的方法，还包括在所述沉积所述第一介电层之前形成鳍。

说明书

多层膜器件及方法

技术领域

[0001] 本发明实施例涉及多层膜器件及方法。

背景技术

[0002] 在微型化半导体器件的当前工艺中，低k介电材料被期望作为导电互连件之间的金属间电介质和/或层间电介质以减少由于电容效应造成的在信号传播中的阻容(RC)延迟。同样地，电介质的介电层质常量越低，相邻导电线的寄生电容越低并且集成电路(IC)的RC延迟越低。

[0003] 然而，当前被考虑或使用作为低k介电材料的材料并不理想。尤其，在基于它的k值，尤其基于它的低k值选择材料过程中，诸如材料的硬度或强度的其他特性对于半导体制造工艺中的使用，可能是不理想的。同样，在利用低k 介电材料的工艺方面的改进是期望的。

发明内容

[0004] 根据本发明的一些实施例，提供了一种半导体器件，包括：第一介电层，位于衬底上方；第二介电层，与所述第一介电层物理接触，其中，所述第一介电层和所述第二介电层形成复合介电层，并且其中，所述第二介电层比所述第一介电层具有更大的硬度；以及第一开口，延伸至所述复合介电层内，所述第一开口具有在70°到80°之间的角。

[0005] 根据本发明的另一些实施例，还提供了一种半导体器件，包括：第一介电层，位于衬底上方，所述第一介电层包括第一介电材料；插入层，位于所述第一介电层上方并且与所述第一介电层接触，所述插入层包括第二介电材料，所述第二介电材料的硬度和k值比所述第一介电材料的硬度和 k值大；第二介电层，位于所述插入层上方并且与所述插入层接触，所述第二介电层包括第三介电材料，所述第三介电材料的硬度和k值比所述第二介电材料的硬度和k值小；沟槽开口，位于所述第二介电层中，所述沟槽开口具有在70°到80°之间的沟槽轮廓角；以及通孔开口，位于所述第二介电层中，所述通孔开口具有在60°到70°之间的通孔轮廓角。

[0006] 根据本发明的又一些实施例，还提供了一种制造半导体器件的方法，所述方法包括：在衬底内的导电元件上方沉积第一介电层；通过在所述第一介电层上方沉积与所述第一介电层物理接触的插入层来支撑所述第一介电层，其中，所述插入层的硬度大于所述第一介电层的硬度和所述插入层的k值大于所述第一介电层的k值；在所述插入层上方沉积与所述插入层物理接触的第二介电层，其中，所述第二介电层的硬度小于所述插入层的硬度和所述第二介电层的k值小于所述插入层的k值；蚀刻所述第二介电层、所述插入层和所述第一介电层以形成通孔开口，其中，所述通孔开口具有在 到 之间的通孔轮廓角；以及蚀刻所述第二介电层以形成至少部分进入到所述第二介电层的沟槽开口，其中，所述沟槽开口具有在 到 之间的沟槽轮廓角。

附图说明

[0007] 当与附图一起阅读时从下面的详细描述可最好地理解本公开的方面。强调的是，根据工业中的标准实践，各部部件没有按比例绘制。实际上，可任意增加或减少各种部件的尺寸以便清楚讨论。

[0008] 图1示出了根据一些实施例的第一介电层、插入层和第二介电层。

[0009] 图2示出了根据一些实施例的在第二介电层中形成的第一开口。

[0010] 图3A至图3B示出了根据一些实施例的在第二介电层中形成的第二开口。

[0011] 图4示出了根据一些实施例的互连件的形成。

[0012] 图5示出了根据一些实施例的第二开口部分延伸进入到插入层的实施例。

[0013] 图6A至图6B示出了根据一些实施例的第二开口部分延伸进入到第二介电层的实施例。

[0014] 图7示出了根据一些实施例的包括第一介电层和插入层并且第二开口延伸进入到第一介电层的实施例。

[0015] 图8示出了根据一些实施例的包括第一介电层和插入层并且第二开口延伸穿过插入层的实施例。

[0016] 图9示出了根据一些实施例的包括第一介电层和插入层并且第二开口部分延伸进入到插入层的实施例。

[0017] 图10示出了根据一些实施例的包括第二介电层和插入层并且第二开口延伸进入到插入层的实施例。

[0018] 图11示出了根据一些实施例的包括第二介电层和插入层并且第二开口延伸穿过第二介电层的实施例。

[0019] 图12示出了根据一些实施例的包括第二介电层和插入层并且第二开口部分延伸通过第二介电层的实施例。

[0020] 图13至图27C示出了根据一些实施例的用于利用具有FinFET结构的插入层的工艺流程。

具体实施方式

[0021] 下列公开提供了许多不同的实施例或例子，以实现本发明的不同特征。下面描述了部件和布置的具体实施例或例子以简化本公开。当然，这些仅是例子并不旨在限制。例如，下面描述中第一部件在第二部件上或上方形成可包括第一部件和第二部件以直接接触方式形成的实施例，以及也可包括另外的部件形成在第一部件和第二部件之间使得第一部件和第二部件不直接接触的实施例。另外，在各种实施例中，本公开可重复参考标号和/或字母。这种重复是为了简单和清楚的目的，并不自身指示所讨论的各种实施例和/或配置之间的关系。

[0022] 进一步，为了易于描述，空间关系术语，例如“下方”、“之下”、“下部”、“之上”、“上方”和类似术语可在此使用以描述图中示例出的一个元件或部件相对于另一个元件或部件的关系。除了各图中描述的方向之外空间关系术语旨在包括器件使用或操作时的不同方向。装置可以其他方式定位(旋转90度或者在其他方向)并且在此使用的空间关系描述符可因此同样地被解释。

[0023] 现参考图1，图1示出了具有有源器件(没有单独示出)的衬底101、在衬底101上方的金属化层103、在金属化层103内的导电元件105、第一介电层107、插入层109和第二介电层111。在一个实施例中，衬底101可包括掺杂的或未掺杂的体硅，或者绝缘体上硅(SOI)衬底的有源层。通常， SOI衬底包括半导体材料层，半导体材料诸如硅、锗、锗硅、SOI、绝缘体上锗硅(SGOI)或者它们的组合。可被使用的其他衬底包括多层衬底、梯度硅或者混合取向衬底。

[0024] 有源器件可包括各种各样的诸如晶体管等有源器件和诸如电容器、电阻器、电感器等的无源器件，这些有源器件和无源器件可被用于生成设计中的期望结构和功能部分。通过使用任何合适的方法有源器件和无源器件可被形成在衬底101内或衬底101上。

[0025] 金属化层103形成在衬底101和有源器件上方并且被设计成连接各种有源器件从而形成用于设计的功能电路。在一个实施例中，金属化层由介电材料和导电材料的交替层形成并且可通过任何合适的工艺(诸如沉积、镶嵌、双镶嵌等)形成。在一个实施例中，可以存在通过至少一层层间介电层(ILD)与衬底101分隔开的一层到四层金属化层，但是金属化层的精确数量依据设计。

[0026] 导电元件105可形成在金属化层103的上部中，并且金属化层103的上部是互连件401(在图1中未示出但在下面针对图4示出和描述)将实现物理连接和电连接的区域。在一个实施例中，导电元件105可以是使用例如镶嵌或双镶嵌工艺形成的诸如铜的材料，由此，开口被形成在金属化层103的上部内，开口被填充有和/或过填充有诸如铜的导电材料，以及实施平坦化工艺以将导电材料嵌入金属化层103内。然而，任何合适的材料和任何合适的工艺可被用于形成导电元件105。

[0027] 可形成第一介电层107以帮助隔离互连件401和其他相邻的电布线线路。在一个实施例中，第一介电层107可以是例如低k介电膜，低k介电膜旨在帮助将互连件401与其他结构隔离。通过隔离互连件401，可减小互连件401的阻容(RC)延迟，从而提高了通过互连件401的电流的整个效率和速度。

[0028] 在一个实施例中，第一介电层107可以是诸如SiOCN、SiCN或者SiOC 的多孔材料，并且可通过在金属化层103上方首先形成前体层来形成。前体层可包括基质材料和散布在基质材料中的致孔剂，或者可以可选地包括没有致孔剂的基质材料。在一个实施例中，前体层可例如通过使用诸如等离子体增强化学汽相沉积(PECVD)的工艺共沉积基质和致孔剂来形成，其中同时沉积基质材料和致孔剂，从而形成具有基质材料和致孔剂混合在一起的前体。然而，作为本领域技术人员将意识到，使用同时的PECVD 工艺共沉积不是唯一的可被用于形成前体层的工艺。还可以利用任何合适的工艺，诸如预混合基质材料和致孔剂材料为液体，然后将该混合物旋涂到金属化层103上。

[0029] 可以将前体层形成到足以提供第一介电层107所期望的隔离和布线特性的厚度。在一个实施例中，前体层可被形成到具有在约 至约 之间，例如约 的第
一厚度T1。然而，这些厚度意味着仅是示例的，以及并不旨在限制实施例的范围，由于前体层的精确厚度可以是任何合适的期望的厚度。

[0030] 使用诸如PECVD的工艺可形成基质材料或者基础介电材料，然而还可以可选地利用诸如化学汽相沉积(CVD)、物理汽相沉积(PVD)或者甚至旋涂的任何合适工艺。PECVD工艺可利用诸如甲基二乙氧基硅烷 (DEMS)的前体，然而也可以可选地利用诸如其他硅烷、烷基硅烷(例如三甲基硅烷和四甲基硅烷)、烷氧基硅烷(例如甲基三乙氧基硅烷 (MTEOS)、甲基三甲氧基硅烷(MTMOS)、甲基二甲氧基硅烷(MDMOS) 三甲基甲氧基硅烷(TMMOS)和二甲基二甲氧基硅烷(DMDMOS)、线性硅氧烷和循环硅氧烷(例如八甲基环四硅氧烷(OMCTS)和四甲基环四硅氧烷(TMCTS))，它们的组合等的其他前体。然而，作为本领域技术人员将意识到，在此列出的材料和工艺仅是示例说明，并不意味着对实施例的限制，因为任何其他合适的基质前体也可被可选地利用。

[0031] 致孔剂可以是在基质材料已凝固后可从基质材料去除的分子，以便在基质中形成孔，并因而降低第一介电层107的整体介电常数值。致孔剂可以是足够大以形成孔同时也保持足够小，使得单个孔的尺寸不会过度地取代基质材料的材料。同样，致孔剂可包括有机分子，诸如含甲基的分子和含乙基的分子。

[0032] 在前体层已被形成为具有散布到基质材料内的致孔剂之后，从基质材料中去除致孔剂以在基质材料内形成孔。在一个实施例中，通过退火工艺实施致孔剂的去除，退火工艺可分解和蒸发致孔剂材料，从而允许致孔剂材料扩散并离开基质材料，从而留下结构上完整的多孔介电材料作为第一介电层107。例如，可利用在约200℃至约500℃之间，例如约400℃下的退火，并且退火的持续时间为约10秒至约600秒之间，例如约200秒。

[0033] 然而，作为本领域普通技术人员将意识到，上述描述的热工艺不是唯一可被利用来从基质材料去除致孔剂以形成第一介电层107的方法。可选地，还可利用其他合适的工艺，诸如用UV辐射照射致孔剂以分解致孔剂或者利用微波分解致孔剂。这些和任何其他合适的用于去除所有或者部分致孔剂的工艺全部旨在包括在各实施例的范围内。

[0034] 然而，上面描述的第一介电层107不具有期望的电阻以抵抗在图案化工艺期间可能发生的不平衡的压力。例如，与通孔开口邻近的沟槽开口相比于远离通孔开口的沟槽开口可变形不同的量，例如是从通孔开口去除第三沟槽开口。在一个具体实施例中，可以使用试图形成具有相似宽度的沟槽开口的工艺图案化沟槽开口中每一个，但是因为每个开口内的不平衡的力，相比于位于远离通孔开口的沟槽开口实现的宽度，与通孔开口邻近的沟槽开口可具有减少4nm到5nm或者6nm的期望宽度。不同的沟槽开口之间的这种减少和差异可能会造成后续金属化工艺中的间隙填充问题(下面进一步讨论的)。

[0035] 同样，一旦第一介电层107已被形成，插入层109形成在第一介电层 107上方以便提供用于附加结构支撑的框架以增加第一介电层107和其他后续沉积层的强健性而影响电容，这种影响比仅改变具有厚度会大于 的块状膜要小。在一个实施例中，插入层109是具有硬度比第一介电层107 的硬度大且k值比第一介电层的k值高的材料。例如，在一个实施例中，第一介电层107的硬度在约1.5GPa和约3.0GPa之间，例如约2GPa，插入层109具有大于约8GPa，例如在约10GPa和约13GPa之间，例如约12GPa 的硬度。换句话说，插入层109可具有比第一介电层107的硬度大于至少 5GPa的硬度。相类似地，在一个实施例中，第一介电层107具有在约2.3 和约2.9之间的K值，插入层109可具有比约3.0大的K值。

[0036] 在具体实施例中，插入层109可包括诸如SixOy(例如，SiO2)，SixOy (例如，SiO2)，SixCy(例如，SiC)，SixNy(例如，Si3N4)，SixOyHz (例如，SiOH*)，以及SiwOxCyHz(例如，SiOCH3)，它们的组合等的材料。在另一实施例中，插入层109可包括诸如金属氧化物或金属氮化物的一种或多种金属，例如氮化铝(AlN)或者氧化钛(TiO2)。然而，任何合适的材料可被用于为第一介电层107提供附加结构支撑。

[0037] 在一个实施例中，使用诸如化学汽相沉积(CVD)、原子层沉积(ALD)、物理汽相沉积(PVD)等的沉积工艺形成插入层109。在其他实施例中，例如形成SiO2的实施例中，诸如硅的第一材料的初始层可以被沉积或者形成，然后可以使用例如氧气处理该层以便形成用于插入层109的最终材料。任何合适的工艺可被用于形成插入层109。插入层109可被形成为在约至约 之间的厚度T2，例如约 。

[0038] 在插入层109已被形成以提供附加支撑后，第二介电层111可形成在插入层109上方。在一个实施例中，第二介电层111可由与第一介电层107类似的材料以类似的方式形成。例如，第二介电层111可包括诸如SiOCN的多孔材料，该多孔材料通过首先放置基质材料和致孔剂，然后去除致孔剂形成。然而，在其他实施例中，第二介电层111可以是与第一介电层
107不同的材料。可以形成材料的任何合适的组合。在一个实施例中，第二介电层111 可以形成为在约 至约 之间的第三厚度T3，例如约 。

[0039] 图2示出了开始图案化工艺以在第一介电层107、插入层109和第二介电层111内形成互连件401。在一个实施例中，图案化工艺可以通过首先将第一光刻胶201应用到第二介电层111的顶部开始，其中第一光刻胶201可包括抗反射层(ARL)。一旦处于适当的位置，第一光刻胶201可暴露于图案化的能量源(例如光)以便引起光刻胶201的那些受曝光能量影响的部分中的化学反应。一旦化学反应引起了第一光刻胶201的曝光区和未曝光区之间的物理性质方面的不同，显影第一光刻胶201以便去除第一光刻胶201的曝光部分或者未曝光部分，并因而形成在第一光刻胶201内的图案和暴露下方的第二介电层111的部分。

[0040] 一旦放置和图案化第一光刻胶201，第一光刻胶201的图案被转印到下方的第二介电层111以形成第一开口203，这在一些实施例中将形成用于通孔的开口。在一个实施例中，可以使用例如各向异性的第一蚀刻工艺 (图2中由标记为205的波形线表示)来转移图案，凭此反应剂被导向第二介电层111的通过第一光刻胶201暴露的部分。在一个实施例中，从第二介电层111去除曝光的材料的第一蚀刻工艺205可继续直到插入层109 被暴露。第一开口203可在第二介电层111的顶部处具有约10nm到约50nm 之间的第一宽度W1，例如约30nm。

[0041] 若需要，在插入层109被暴露后，可停止第一蚀刻工艺205。可选地，可继续第一蚀刻工艺205以便去除插入层109的现被暴露部分中的所有部分或一部分。在一个实施例中，其中，被用于蚀刻第二介电层111的材料的蚀刻剂也适用于蚀刻插入层109的材料，第一蚀刻工艺205可简单地继续以便继续蚀刻插入层109的材料。在另一个实施例中，一旦插入层109 被暴露，不同的蚀刻剂或者甚至不同的蚀刻工艺可被利用以便图案化插入层109。在一个实施例中，从插入层109去除暴露的材料的第一蚀刻工艺 205可以继续直到第一介电层
107被暴露。

[0042] 若需要，在第一介电层107被暴露后可停止第一蚀刻工艺205。可选地，在一个实施例中，插入层109的所有暴露部分被去除，第一开口203 可延伸进入到第一介电层107。在一个实施例中，其中，被用于蚀刻插入层109的蚀刻剂适用于蚀刻第一介电层107，可简单地继续第一蚀刻工艺 205。在另一个实施例中，第一蚀刻工艺205可被修改为使用不同的蚀刻剂，否者单独的蚀刻工艺可被用于蚀刻第一介电层107。在具体实施例中，第一蚀刻工艺205可被继续直到第一开口203具有在第一介电层107内的第一深度D1，深度D1小于约 ，例如可以是约 。

[0043] 图3A示出了第一光刻胶201的去除、第二光刻胶301的放置、以及第二蚀刻工艺(在图3A中通过标号305的波形线表示)。第二蚀刻工艺可用于延伸第一开口203以便暴露导电元件105以及还用于形成第二开口303，第二开口303在一个实施例中可以是沟槽通孔。在一个实施例中，第一光刻胶201可使用例如灰化的工艺去除，由此第一光刻胶201的温度增加直到第一光刻胶201的材料经历热分解，这时可去除第一光刻胶。然而，还可利用任何其他合适的去除工艺，诸如蚀刻。

[0044] 一旦第一光刻胶201被去除，可应用和图案化第二光刻胶301。在一个实施例中，第二光刻胶301可以是类似的材料并且可以根据以上针对第一光刻胶201描述的被图案化。例如，第二光刻胶301可被应用、曝光于能量源(例如，光)以及显影以便形成所期望的图案。然而，可使用用于形成第二光刻胶301的任何合适的材料或工艺。

[0045] 一旦第二光刻胶301被图案化，第二蚀刻工艺305被用于形成第二开口303(其可以是例如用于导电沟槽的开口)并且还用于延伸第一开口203 (其可以是例如通孔开口)以暴露导电元件105。在一个实施例中，第二蚀刻工艺305可以与上面针对图2关于第一开口203描述的第一蚀刻工艺 205类似。例如，第二蚀刻工艺305可以是一次或多次各向异性蚀刻，例如一次或多次反应离子蚀刻，所述各向异性蚀刻使第二光刻胶301的图案延伸穿过第二介电层111、插入层109和/或第一介电层107至第二深度D2，第二深度D2小于约 ，例如可以是约 。然而，任何合适的蚀刻工艺可以可选地被利用。

[0046] 另外，尽管第二蚀刻工艺305被用于形成第二开口303，第二蚀刻工艺305还将发挥作用以延伸第一开口203。特别是，第二蚀刻工艺305用于穿过第一介电层107一路延伸第一开口203并暴露下方的导电元件105。这样暴露导电元件105允许互连件401的一部分与导电元件105物理和电接触。

[0047] 然而，鉴于之前的工艺(其未利用插入层109)导致来自附近通孔蚀刻工艺的不平衡的压力，该不平衡的压力导致与通孔邻近的沟槽的顶部开口的弯曲并造成在器件周围的不同位置处的沟槽开口之间的关键尺寸不匹配问题。插入层109的存在将帮助阻止第一介电层107和第二介电层111 弯曲或者坍塌。同样，与第一开口203邻近的第一开口203的顶部将较好地保持期望的形状，并且整个器件上的第二开口303可具有较小的变化。例如，鉴于没有插入层109的先前工艺可导致弯曲，该弯曲可造成不同的第二开口303(一些邻近通孔开口并且一些远离通孔开口)之间的宽度变化在约5nm到约6nm之间，例如约5.5nm(或者大于所期望图案的10％)，包括了插入层可减少在第二开口303的顶部的弯曲量，使得在第二开口303 的期望宽度方面，第二开口303之间的变化可仅在约0.7nm到2.9nm之间，例如约1.7nm或约2nm(或者小于所期望图案的5％)，以使不同位置的第二开口303(例如在与通孔开口邻近第一长度L1的位置，第一长度L1在约5nm至约20nm之间，例如约10nm，或者在远离通孔开口(图3A中虚线示出)的第二长度L2的位置，第二长度L2介于约50nm至约200nm之间，例如约80nm)之间的变化减少约3nm。

[0048] 另外，插入层109的存在将造成第二蚀刻工艺305形成第二开口303 (例如，沟槽开口)且具有在第二开口303的底部和第二开口303的侧壁之间的角。在一个实施例中，这个角，另外也被认为是沟槽轮廓角αTP，可以是在约70°到约80°之间(而不是没有插入层109情况下在80°-90°之间的沟槽轮廓角)。

[0049] 图3B示出了在第二光刻胶301被去除之后沿着图3A中标记为B-B’的虚线截取的图3A的横截面视图(沿线的视图)。在一个实施例中，可使用例如灰化工艺去除第二光刻胶
301，然而任何合适的方法也可以使用。另外，三个第一开口203可以在图3A中观察到，并且当插入层109存在并且有助于为第二介电层111提供额外的结构支撑并且防止它在图案化工艺期间受损害时，第一开口203可以各自具有在第一开口203的顶部的通孔轮廓角αVP，通孔轮廓角αVP在约60°到约70°之间(而不是没有插入层109 情况下会发生的在55°-65°的通孔轮廓角)。

[0050] 图4示出了用导电材料填充第一开口203和第二开口303从而形成互连件401。在一个实施例中，互连件包括通孔(例如在第一开口203内的导电材料)以及沟槽(例如在第二开口303内的导电材料)。然而，可形成沟槽和通孔的任何合适的组合。

[0051] 在一个实施例中，第一开口203和第二开口303可填充有阻挡层(未示出)和导电材料以形成互连件401。阻挡层可包括诸如氮化钛的导电材料，然而诸如氮化钽、钛、电介质等的其他材料也可被可选地利用。可使用CVD工艺，例如PECVD形成阻挡层。然而，可使用诸如溅射或者金属有机化学汽相沉积(MOCVD)的其他工艺。阻挡层被形成为轮廓与第一开口203和第二开口303的底层形状共形。

[0052] 导电材料可包括铜，然而诸如铝、合金、掺杂的多晶硅、它们的组合等的其他合适的材料可以被可选地利用。导电材料可以通过首先沉积晶种层(图4中未单独示出)，然后电镀铜到晶种层上，填充并过填充第一开口203和第二开口303来形成。一旦第一开口203和第二开口303被填充，通过诸如化学机械抛光(CMP)的研磨工艺去除在第一开口203和第二开口303外面的过量的阻挡层和过量的导电材料，然而任何合适的去除工艺可以被使用。

[0053] 另外，尽管在形成第二开口303之前上文描述的工艺形成了第一开口 203，其可被描述为先通孔双镶嵌工艺，实施例不限于该方法。而是，还可利用任何用于形成第一开口203和第二开口303的合适方法，例如通过利用先沟槽双镶嵌工艺，镶嵌工艺或者其他合适的互连件形成工艺。所有这种工艺旨在完全包括在实施例的范围内。

[0054] 通过形成插入层109以便为第一介电层107和第二介电层111提供另外的支撑，可减轻或阻止在图案化工艺期间通常会发生的结构缺陷和弯曲。同样，可阻止这些不期望的结构缺陷(例如沿第二开口303的顶部的可变和减小的宽度)的不利影响。这种阻止允许后续填充工艺期间的较少的缺陷。

[0055] 图5示出了插入层109被置放在第一介电层107和第二介电层111之间的另一实施例。然而，在该实施例中，不是第二开口303延伸通过插入层109并进入到第一介电层107(如上面针对图4示出的)，第二蚀刻工艺305可用于形成第二开口303以仅部分延伸通过插入层109而没有一路延伸穿过插入层109。

[0056] 在该实施例中，第一介电层107可具有在约 到约 之间，例如约的第四厚度T4，插入层109可具有在约 到约 之间，例如约 的第五厚度T5，以
及第二介电层111可具有在约 到约 之间，例如约 的第六厚度T6。在该实
施例中，第二蚀刻工艺305可被用于形成延伸进入到插入层109第三深度D3的第二开口303，第三深度 D3小于约 例如约

[0057] 一旦第一开口203和第二开口303被形成，第一开口203和第二开口 303可被填充以形成互连件401。在一个实施例中，互连件401可被形成为如上针对图4所描述的。例如，阻挡层和种晶层可被沉积以内衬于第一开口203和第二开口303，然后第一开口203和第二开口303可用诸如铜的导电材料填充，以及可使用平坦化工艺以去除位于第一开口203和第二开口303外面的过量的导电材料。然而，任何合适的方法和材料可用于形成互连件401。

[0058] 图6A示出了插入层109放置在第一介电层107和第二介电层111之间的又一实施例。在该实施例中，第二开口303没有延伸到插入层109并且仅保持在第二介电层111内。在该实施例中，第一介电层107可具有在约 到约 之间，例如约 的第七厚度T7，插入层109可具有在约 到约 之间，例如约 的第八厚度T8，以及第二介电
层111 可具有在约 到约 之间，例如约 的第九厚度T9。在该实施例中，第
二蚀刻工艺305可用于形成延伸进入到第二介电层111第四深度 D4的第二开口303，第四深度D4在约 至约 之间，例如约

[0059] 图6B示出了将图3A示出的实施例(标记为“例1”)、图5示出的实施例(标记为“例2”)和图6A示出的实施例(标记为“例3”)与仅使用单一的低k电介质的先前方法(标记为“仅LK”)比较的图表。在该实施例中，CD偏置(与通孔开口邻近的沟槽开口(标记为“线(邻近通孔)) 和不与通孔开口邻近的沟槽开口(标记为“正常线”)之间的宽度变化) 由在图形底部的方块示例说明，而对于这些例子中的每一个，顶部开口的实际宽度被绘制出。可以看出，没有插入层109的情况下，可以取得3.6 的差异，而图3A示出的实施例可取得约2.7的改进的差异，图5示出的实施例可取得约2的改进的差异，以及图6A示出的实施例可取得约0的差异。

[0060] 图7示出了插入层109不是被置放在第一介电层107和第二介电层111 之间，而是替代第二介电层111，使得第二介电层111不再使用的实施例。在这个实施例中，第一介电层107可形成为具有在约 至约 之间，例如约 的第十厚度T10，插入层109可形
成到具有在约 至约 之间，例如约 的第十一厚度T11。在该实施例中，第二
蚀刻工艺305 可被用于形成第二开口303以一路延伸穿过插入层109并且将部分地延伸穿过第一介电层107。在一个实施例中，第二开口303将延伸进入到第一介电层107第五深度D5，第五深度D5小于约 例如约 并且第二开口303将具有在约70°到约80°之间
的沟槽轮廓角αTP。一旦形成，第一开口203和第二开口303可被填充有导电材料以形成互连件401，如上面针对图4描述的。

[0061] 图8示出了插入层109不是被置放在第一介电层107和第二介电层111 之间，而是替代第二介电层111使得第二介电层111不再使用的另一实施例。在这个实施例中，第一介电层107可形成为具有在约 至约 之间，例如约 的第十二厚度T12，并且插入层109可形成到具有在约 至约 之间，例如约 的第十三厚度T13。另外，
在该实施例中，第二蚀刻工艺305可被用于形成第二开口303以一路延伸穿过插入层 109但将不会延伸进入到第一介电层107。相反，第一开口203将停止在第一介电层107或者仅轻微地延伸进第一介电层107。一旦形成，第一开口 203和第二开口303可被填充有导电材料以形成互连件401，如上面针对图 4描述的。

[0062] 图9示出了插入层109不是被置放在第一介电层107和第二介电层111 之间，而是替代第二介电层111，从而使得第二介电层111不再使用的又一实施例。在这个实施例中，第一介电层107可形成为具有在约 至约 之间，例如约 的第十四厚度T14，并且插入层109可形成到具有在约 至约 之间，例如约 的第十五厚度T15。在
该实施例中，第二蚀刻工艺305可被用于形成第二开口303，第二开口303将部分地延伸穿过插入层109而不会完全延伸穿过插入层109并且将不会延伸进入到第一介电层107内。在一个实施例中，第二开口303将延伸到插入层109 内第六深度D6，第六深度D6在约 至约之间，例如约 一旦形成，第一开口203和第二开口303可被填充有导电材料以
形成互连件 401，如上面针对图4描述的。

[0063] 图10示出了插入层109不是替代第二介电层111而是替代第一介电层 107使得插入层109直接形成在金属化层103上的一实施例。在该实施例中，插入层109可形成为具有在约 至约 之间，例如约 的第十六厚度T16。另外，第二介电层111可形成插入层109上方，并且具有在约 至约 之间，例如约 的第十七厚度T17。在该
实施例中，第二蚀刻工艺305可被用于形成第二开口303，第二开口303完全延伸穿过插入层
109并且部分地延伸穿过插入层109。在一个实施例中，第二开口303将延伸至插入层109内第七深度D7，第七深度D7小于约 例如约 一旦形成，第一开口203和第二开口
303可被填充有导电材料以形成互连件401，如上面针对图4描述的。

[0064] 图11示出了插入层109不是替代第二介电层111而是替代第一介电层 107使得插入层109直接形成在金属化层103上的另一实施例。在该实施例中，插入层109可形成为具有在约 至约 之间，例如约 的第十八厚度T18。另外，第二介电层111可形成插入层109上方，并且具有在约 至约 之间，例如约 的第十九厚度T19。在
该实施例中，第二蚀刻工艺305可被用于形成第二开口303，第二开口303完全延伸穿过第二介电层111但并没有或仅稍微延伸至插入层109内。一旦形成，第一开口203和第二开口303可被填充有导电材料以形成互连件401，如上面针对图4描述的。

[0065] 图12示出了插入层109不是替代第二介电层111而是替代第一介电层 107使得插入层109直接形成在金属化层103上的又一实施例。在该实施例中，插入层109可形成为具有在约 至约 之间，例如约 的第二十厚度T20。另外，第二介电层111可形成插入层109上方，并且具有在约 至约 之间，例如约 的第二十一厚度T21。
在该实施例中，第二蚀刻工艺305可被用于形成第二开口303，第二开口303部分延伸穿过第二介电层111但没有延伸全部穿过第二介电层111。在一个实施例中，第二开口303延伸至第二介电层内第八深度D8，第八深度D8在约 到约 之间，例如约 一旦形成，
第一开口203和第二开口303可被填充有导电材料以形成互连件401，如上面针对图4描述的。

[0066] 通过提供插入层作为框架以用于另外的结构支撑，第一介电层107和第二介电层111中通常较弱的多孔材料可被支撑。这种另外的支撑帮助减少不同沟槽之间的变化，这种变化可由它们与通孔蚀刻工艺或者通孔开口邻近或者不够邻近造成。这阻止了在后续间隙填充工艺期间可能引起的复杂。

[0067] 图13示出了可在一些实施例中使用的三维视图的鳍式场效应晶体管 (FinFET)30的示例。FinFET 30包括在衬底32上的鳍36。衬底32包括隔离区34，以及鳍36从相邻的隔离区34之间突出并且突出于隔离区34 之上。栅极电介质38沿着鳍36的侧壁并且在鳍36的顶表面上方，以及栅电极40在栅极电介质38上方。源极/漏极区42和44相对于栅极电介质38 和栅电极40设置在鳍36的相对两侧。图13进一步示出了后面的图中使用到的参考横截面。横截面A-A穿过FinFET 30的沟道、栅极电介质38和栅电极40。横截面B/C-B/C垂直于横截面A-A，并且沿鳍36的纵向轴和在例如源极/漏极区42和44之间的电流的方向上。为清楚起见，后续的图涉及这些参考横截面。

[0068] 在此讨论的一些实施例在使用后栅极工艺形成FinFET的环境下讨论。在其他实施例中，可使用先栅极工艺。而且，一些实施例考虑诸如平面FET 的平面器件中使用的各方面。

[0069] 图14到图27C是根据示范性实施例的在制造FinFET和使用插入层109 过程中的中间阶段的横截面图。图14-18示出了沿图13中示出A-A的参考横截面，除了多个FinFET之外。在图19A-27C中，以符号A结束的图被示出为沿着相似的横截面A-A；以符号B结束的图被示出为沿着相似的横截面B/C-B/C并且在衬底上的第一区中；以及以符号C结束的图被示出为沿着相似的横截面B/C-B/C并且在衬底上的第二区中。

[0070] 图14示出了衬底50。衬底50可以是半导体衬底，例如块状半导体、绝缘体上半导体(SOI)衬底等，半导体衬底可以是掺杂的(例如，具有p 型或者n型掺杂剂)或未掺杂的。衬底50可以是晶圆，例如硅晶圆。通常， SOI衬底包括在绝缘层上形成的半导体材料层。绝缘层可以是例如埋氧 (BOX)层、氧化硅层等。绝缘层被提供在衬底上，通常提供在硅或者玻璃衬底上。诸如多层衬底或者梯度衬底的其他衬底也可被使用。在一些实施例中，衬底50的半导体材料可包括硅；锗；包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟的化合物半导体；包括SiGe、GaAsP、AlInAs、 AlGaAs、GaInAs、GaInP和/或GaInAsP的合金半导体；或者它们的组合。

[0071] 衬底50具有第一区50B和第二区50C。第一区50B(其对应于以“B”结束的后续图)可用于形成n型器件，诸如NMOS晶体管、诸如n型FinFET。第二区50C(其对应于以“C”结束的后续图)可用于形成p型器件，诸如 PMOS晶体管，诸如p型FinFET。

[0072] 图15和16示出了鳍和相邻的鳍52之间的隔离区54的形成。在图15中，在衬底50中形成鳍52。在一些实施例中，通过在衬底50中蚀刻沟槽，在衬底50中形成鳍52。蚀刻可以是任何可接受的蚀刻工艺，例如反应离子蚀刻 (RIE)、中性束蚀刻(NBE)、等或它们的组合。蚀刻可以是各向异性蚀的。

[0073] 在图16中，绝缘材料54形成在相邻的鳍52之间以形成隔离区54。绝缘材料54可以是诸如氧化硅的氧化物、氮化物等或者它们的组合，并且可以通过高密度等离子体化学汽相沉积(HDP-CVD)、可流动CVD(FCVD) (例如在远程等离子体系统中的基于CVD的材料沉积和后固化以使其转换成另一种材料，例如氧化物)、等、或者它们的组合来形成。可以使用通过任何可接受的工艺形成其他绝缘材料。一旦形成绝缘材料，可实施退火工艺。在示出的实施例中，绝缘材料54是通过FCVD工艺形成的氧化硅。绝缘材料54可被称为隔离区54。进一步在图5中和在步骤204中，诸如化学机械抛光(CMP)的平坦化工艺可去除任何过量的绝缘材料54，因而形成共平面的隔离区54的顶面和鳍52的顶面。

[0074] 图17示出了凹进隔离区54从而形成浅沟槽隔离(STI)区54。凹进隔离区54，从而使得在第一区50B中和在第二区50C中的鳍56从相邻的隔离区54之间突出。进一步，隔离区54的顶面可具有如所示出的平坦表面、凸面、凹面(例如凹陷的)，或者它们的组合。隔离区54的顶面可以通过适当的蚀刻形成平的、凸的和/凹的。可使用可接受的蚀刻工艺，例如对隔离区54的材料有选择性的工艺来凹进隔离区54。例如，可以使用化学氧化物去除，化学氧化物去除使用 蚀刻或者应用材料SICONI 工具或者稀氢氟酸(dHF)。

[0075] 本领域普通技术人员将容易理解，针对图15-图17描述的工艺仅是鳍 56可如何形成的一个例子。在其他实施例中，介电层可形成在衬底50的顶面上方；沟槽可被蚀刻穿过介电层；同质外延结构可在沟槽中外延生长；可凹进介电层，从而使得同质外延结构从介电层突出以形成鳍。在其他实施例中，同质外延结构可被用于鳍。例如，可对图16中的半导体带52凹进，不同于半导体带52的材料可以在它们的位置外延生长。在更进一步的实施例中，介电层可形成在衬底50的顶面上方；沟槽可被蚀刻穿过介电层；可使用与衬底50不同的材料，在沟槽中外延生长异质外延结构；以及可凹进介电层，从而使得异质外延结构从介电层突出以形成鳍56。在一些实施例中，在同质外延结构或异质外延结构外延生长的地方，生长材料在生长期间可被原位掺杂，这可消除在先和随后的注入，但是原位掺杂和注入掺杂可被一起使用。更进一步地，在NMOS区外延生长的材料与PMOS区中外延生长的材料不同是有利的。在各种实施例中，鳍56可包括锗硅(SixGe1-x，其中X可在大约0到100之间)、碳化硅、纯或基本纯的锗、III-V化合物半导体、II-VI化合物半导体等。例如，用于形成III-V化合物半导体的可用材料包括但不限于InAs、AlAs、GaAs、InP、GaN、InGaAs、InAlAs、 GaSb、AlSb、AlP、GaP等。

[0076] 在图17中，适当的阱可形成在鳍56、鳍52和/或衬底50中。例如，P 阱可形成在第一区50B，以及N阱可形成在第二区50C。

[0077] 使用光刻胶或者其他掩模(未示出)可实现用于不同区50B和50C的不同注入步骤。例如，光刻胶形成在鳍56上方以及第一区50B中的隔离区 54上方。对光刻胶图案化以暴露衬底50的第二区50C，例如PMOS区。光刻胶可通过使用旋涂技术形成并且可使用可接受的光刻技术被图案化。一旦光刻胶被图案化，在第二区50C中实施n型杂质注入，以及光刻胶可用作掩模以大体上阻止n型杂质被注入到第一区50B中，例如NMOS区。 n型杂质可以是注入到第一区中的磷、砷等，注入浓度等于或小于1018cm-3，例如在约1017cm-3到约1018cm-3的范围内。在注入后，例如可通过可接受的灰化工艺去除光刻胶。

[0078] 在第二区50C的注入之后，光刻胶形成在鳍56上方以及第二区50C 的隔离区54上方。光刻胶被图案化为成暴露衬底50的第一区50B，例如 NMOS区。光刻胶可通过使用旋涂技术形成并且可使用可接受的光刻技术被图案化。一旦光刻胶被图案化，可在第一区50B中实施p型杂质注入，并且光刻胶可用作掩模以大体上阻止p型杂质被注入到第二区，例如PMOS 区。P型杂质可以是注入到第一区中的硼、BF2，注入浓度等于或小于 1018cm-3，例如在约1017cm-3到约1018cm-3的范围内。在注入后，例如可通过可接受的灰化工艺去除光刻胶。

[0079] 在第一区50B和第二区50C的注入后，可实施退火以激活被注入的p 型和n型杂质。注入可在如NMOS区的第一区50B中形成p阱，以及在如 PMOS区的第二区50C中形成n阱。在一些实施例中，外延鳍的生长材料在生长期间可被原位掺杂，这可消除注入，但是原位掺杂和注入掺杂可被一起使用。

[0080] 在图18中，在鳍56上形成伪介电层58。伪介电层58可以是例如氧化硅、氮化硅、它们的组合等，以及可以根据可接受的技术被沉积或热生长。伪栅极层60形成在伪介电层58上方，以及掩模层62形成在伪栅极层 60上方。伪栅极层60可沉积在伪介电层58上方并且然后通过诸如CMP 被平坦化。掩模层62可沉积在伪栅极层60上方。伪栅极层60可由例如多晶硅制成，然而还可使用相比于隔离区54的蚀刻具有高蚀刻选择性的其他材料。掩模层62可包括例如氮化硅等。在该例子中，单个伪栅极层60和单个掩模层62被形成为横跨第一区50B和第二区50C。在其他实施例中，单独的伪栅极层可形成在第一区50B和第二区50C中，以及单独的掩模层可形成在第一区50B和第二区50C中。

[0081] 在图19A、19B和19C中，可使用可接受的光刻和蚀刻技术图案化掩模层62以形成在第一区50B中的掩模72(如图19B所示)和在第二区50C 中的掩模78(如图19C所示)。然后，通过可接受的蚀刻技术，掩模72 和78的图案可被转印到伪栅极层60和伪介电层58以形成在第一区50B中的伪栅极70和在第二区50C中的伪栅极76。伪栅极70和76覆盖鳍56的相应的沟道区。伪栅极70和76还可具有与各自的外延鳍的长度方向大体垂直的长度方向。

[0082] 在图20A、20B和20C中，栅极密封间隔件80可形成在相应的伪栅极 70和76和/或鳍56的暴露表面上。热氧化或沉积以及随后的各向异性蚀刻可形成栅极密封间隔件80。

[0083] 在栅极密封间隔件80形成之后，可实施用于轻掺杂的源极/漏极(LDD) 区的注入。与上面图17中讨论的注入相类似，诸如光刻胶的掩模可形成在例如NMOS区的第一区50B上方，而暴露例如PMOS区的第二区50C，以及p型杂质可注入到第二区50C中暴露的鳍56内。然而可去除掩模。随后，诸如光刻胶的掩模可形成在第二区50C上方而暴露第一区50B，以及n型杂质可注入第一区50B中暴露的鳍56内。然后可去除掩模。n型杂质可以是之前讨论的任何一种n型杂质，以及p型杂质可以是之前讨论的任何一种p型杂质。轻掺杂的源极/漏极区可具有从约1015cm-3到约1016cm-3的杂质浓度。退火可用于激活注入的杂质。

[0084] 进一步在图20A、20B和20C中，外延的源极/漏极区82和84形成在鳍56中。在第一区50B中，外延的源极/漏极区82形成在鳍56中使得每一个伪栅极70设置在外延源极/漏极区
82的各相邻对之间。在一些实施例中，外延源极/漏极区82可延伸到鳍52内。在第二区50C，外延源极/漏极区84形成在鳍56中使得每个伪栅极76设置在外延源极/漏极区84的各相邻对之间。在一些实施例中，外延源极/漏极区84可延伸至鳍52内。

[0085] 在例如NMOS区的第一区50B中的外延源极/漏极区82可通过以下步骤形成：掩蔽例如PMOS区的第二区50C，和在第一区50B中共形地沉积伪间隔层以及随后进行各向异性蚀刻以沿着第一区50B中的伪栅极70和/ 或栅极密封间隔件80的侧壁形成伪栅极间隔件(未示出)。然后，对第一区50B中的外延鳍的源极/漏极区蚀刻以形成凹槽。在凹槽中外延生长位于第一区50B中的外延源极/漏极区82。外延源极/漏极区82可包括诸如适于 n型FinFET的任何可接受的材料。例如，如果鳍56是硅，外延源极/漏极区82可包括硅、SiC、SiCP、SiP等。外延源极/漏极区82可具有从鳍56 的相应表面突起的表面，并且可具有小平面。随后，例如，通过蚀刻去除第一区50B中的伪栅极间隔件，同样，去除第二区50C上的掩模。

[0086] 在例如PMOS区的第二区50C中的外延源极/漏极区84可通过以下步骤形成：掩蔽例如NMOS区的第一区50B，和在第二区50C中共形地沉积伪间隔层以及随后进行各向异性蚀刻以沿着第二区50C中的伪栅极76和/ 或栅极密封间隔件80的侧壁形成伪栅极间隔件(未示出)。然后，对第二区50C中的外延鳍的源极/漏极区蚀刻以形成凹槽。在凹槽中外延生长位于第二区52C中的外延源极/漏极区84。外延源极/漏极区84可包括诸如适于 p型FinFET的任何可接受的材料。例如，如果鳍56是硅，外延源极/漏极区84可包括SiGe、SiGeB、Ge、GeSn等。外延源极/漏极区84可具有从鳍56的相应表面突起的表面，并且可具有小平面。随后，例如通过蚀刻去除第二区50C中的伪栅极间隔件，同样去除位于第一区50B上的掩模。

[0087] 在图21A、21B和21C中，栅极间隔件86沿着伪栅极70和76的侧壁形成在栅极密封间隔件80上。栅极间隔件86可通过共形沉积材料和随后各向异性蚀刻材料来形成。栅极间隔件86的材料可以是氮化硅、SiCN、它们的组合等。

[0088] 外延源极/漏极区82和84和/或外延鳍可被注入掺杂剂以形成源极/漏极区，与之前讨论的用于形成轻掺杂的源极/漏极区，然后进行退火的工艺类似。源极/漏极区可具有范围在约1019cm-3到约1021cm-3的杂质浓度。用于第一区50B(如NMOS区)中的源极/漏极区的n型杂质可以是之前讨论的n型杂质的任一种，以及用于第二区50C(如PMOS区)中的源极/漏极区的p型杂质可以是之前讨论的p型杂质的任一种。在其他实施例中，外延源极/漏极区82和84可以在生长期间被原位掺杂。

[0089] 在图22A、22B和22C中，ILD 88沉积在图21A、21B和21C中示例出的结构上方。在一个实施例中，ILD88是通过可流动的CVD形成的可流动膜。在一些实施例中，ILD 88由诸如磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG) 等的介电材料形成，并且可以通过诸如CVD或者PECVD的任何合适的方法来沉积。

[0090] 在图23A、23B和23C中，可实施诸如CMP的平坦化工艺以使ILD88 的顶面与伪栅极70和76的顶面齐平。CMP还可以去除伪栅极70和76上的掩模72和78。因此，伪栅极70和76的顶面通过ILD88被暴露。

[0091] 在图24A、24B和24C中，伪栅极70和76、栅极密封间隔件80以及直接在伪栅极70和76下面的伪介电层58的部分在蚀刻步骤中被去除，以便形成凹槽90。每个凹槽90暴露相应鳍56的沟道区。每个沟道区被设置在外延源极/漏极区82和84的相邻对之间。在去除期间，伪介电层58在伪栅极70和76被蚀刻时可用作蚀刻停止层。然后，在伪栅极70和76的去除之后，可去除伪介电层58和栅极密封间隔件80。

[0092] 在图25A、25B和25C中，形成栅极介电层92和96以及栅电极94和 96以用作替换栅极。栅极介电层92和96被共形沉积在凹槽90中，例如鳍56的顶面和侧壁上以及栅极间隔件86的侧壁上，以及ILD88的顶面上。根据一些实施例，栅极介电层92和96包括氧化硅、氮化硅或者它们的多层。在其他实施例中，栅极介电层92和96包括高k介电材料，以及在这些实施例中，栅极介电层92和96可具有大于约7.0的k值，并且可包括 Hf、Al、Zr、La、Mg、Ba、Ti、Pb的金属氧化物或者硅酸盐，以及它们的组合。栅极介电层92和96的形成方法可包括分子束沉积(MBD)、原子层沉积(ALD)、PECVD等。

[0093] 接着，栅电极94和98分别沉积在栅极介电层92和96上方并且填充凹槽90的剩余部分。栅电极94和98可由诸如TiN、TaN、TaC、Co、Ru、 Al，它们的组合，或者它们的多层的含金属材料制成。在填充栅电极94和 98之后，在步骤228中，可实施诸如CMP的平坦化工艺以去除栅极介电层92和96的过量部分和栅电极94和98的材料的过量部分，其中这些过量部分位于ILD88的顶面上方。因此，所得到的栅电极94和98的材料的剩余部分和栅极介电层92和96的剩余部分形成最终的FinFET的替换栅极。

[0094] 栅极介电层92和96的形成可同时发生使得栅极介电层92和96由相同的材料制成，栅电极94和98的形成可同时发生使得栅电极94和98由相同的材料制成。然而，在其他实施例中，栅极介电层92和96可由不同的工艺形成使得栅极介电层92和96由不同的材料制成，并且栅电极94和 98可由不同的工艺形成，使得栅电极94和98可由不同的材料形成。各种掩蔽步骤可用于在使用不同的工艺时掩蔽和暴露合适的区。

[0095] 在图26A、26B和26C中，ILD100沉积在ILD88上方。进一步在图 26A、26B和26C示例出的，接触件102和104形成为穿过ILD100和ILD88，以及接触件106和108形成为穿过ILD100。在一个实施例中，ILD100是通过可流动CVD方法形成的可流动膜。在一些实施例中，ILD100由诸如 PSG、BSG、BPSG、USG等的介电材料形成，并且可以通过诸如CVD或者PECVD的任何合适的方法来沉积。用于接触件102和104的开口形成为穿过ILD88和100。用于接触件106和108的开口形成为穿过ILD100。这些开口可都在同一工艺中同时形成或者以单独的工艺形成。开口可使用可接受的光刻技术和蚀刻技术形成。诸如扩散阻挡层、粘附层等的衬垫以及导电材料形成在开口中。衬垫可包括钛、氮化钛、钽、氮化钽等。导电材料可以是铜、铜合金、银、金、钨、铝、镍等。可实施诸如CMP的平坦化工艺以从ILD100的表面去除过量的材料。剩下的衬垫和导电材料在开口中形成接触件102和104。可实施退火工艺以分别在外延源极/漏极区82和 84以及接触件102和104之间的界面形成硅化物。接触件102物理连接和电连接到外延源极/漏极区82，接触件104物理连接和电连接到外延的源极 /漏极区84，接触件106物理连接和电连接到栅电极94，以及接触件108 物理连接和电连接到栅电极98。

[0096] 在图27A、27B和27C中，第一介电层107、插入层109、第二介电层 111可形成在ILD100上方。一旦第一介电层107、插入层109和第二介电层111形成，第一开口203和第二开口303可形成为穿过第一介电层107、插入层109和第二介电层111，然后用导电材料填充以形成至接触件106、至接触件108、至接触件102以及至接触件104的互连件401。在一个实施例中，互连件401在第一介电层107、插入层109和第二介电层111中的形成可如上针对图1-4描述的实施。然而，可利用任何合适的工艺或材料来形成互连接件401。

[0097] 另外，尽管针对上面关于图1-图4描述的第一介电层107、插入层109 和第二介电层111和互连件401描述了图13-27C中描述的实施例，实施例不旨在限于图1-图4描述的实施例。然而，可利用上面针对图1-12描述的任何实施例，以及所有这样的实施例完全旨在包括在实施例的范围内。

[0098] 进一步地，虽然未明确示出，本领域普通技术人员将容易理解，可对图27A、27B和27C中的结构实施进一步的处理步骤。例如，各种IMD和它们相应的金属化层可形成在结构上方，以及可形成外部连接以便提供与该结构的电连接。

[0099] 通过利用如在此描述的第一介电层107、插入层109以及第二介电层 111以及用于FinFET的结构，可获得用于包括FinFET的结构的额外支撑。这样的额外支撑有助于减少不同沟槽之间的变化，该变化可由与通孔蚀刻工艺或者通孔开放工艺相邻近或者不相邻近造成，并且有助于阻止可在后续间隙填充工艺期间引起的复杂化。如此，可为FinFET器件创建具有较少缺陷的更强健结构。

[0100] 根据一个实施例，提供包括位于衬底上方的第一介电层的半导体器件。第二介电层与第一介电层物理接触，其中第一介电层和第二介电层形成复合介电层，以及其中第二介电层具有比第一介电层大的硬度；第一开口延伸进入到复合介电层内，第一开口具有在约70°到约80°之间的角度。

[0101] 根据另一实施例，提供包括位于衬底上方的第一介电层的半导体器件，第一介电层包括第一介电材料。插入层在第一介电层上方并且与第一介电层接触，插入层包括比第一介电材料的硬度和k值都大的第二介电材料。第二介电层在插入层上方并且与插入层接触，第二介电层包括比第二介电材料的硬度和k值都小的第三介电材料。沟槽开口位于第二介电层中，沟槽开口具有在约70°到约80°之间的沟槽轮廓角，以及通孔开口位于第二介电层中，通孔开口具有在约60°到约70°之间的通孔轮廓角。

[0102] 根据又一实施例，还提供了一种制造半导体器件的方法，该方法包括在衬底内的导电元件上方沉积第一介电层。通过在第一介电层上方沉积与第一介电层物理接触的插入层来支持第一介电层，其中插入层具有大于第一介电层的硬度以及大于第一介电层的k值。第二介电层沉积在插入层上方并且与插入层物理接触，其中第二介电层具有小于插入层的硬度以及小于插入层的k值。第二介电层、插入层和第一介电层被蚀刻从而形成通孔开口，其中通孔开口具有在约60°到约70°之间的通孔轮廓角，以及第二介电层被蚀刻以形成至少部分进入到第二介电层内的沟槽开口，其中沟槽开口具有在约60°到约70°之间的沟槽轮廓角。

[0103] 根据本发明的一些实施例，提供了一种半导体器件，包括：第一介电层，位于衬底上方；第二介电层，与所述第一介电层物理接触，其中，所述第一介电层和所述第二介电层形成复合介电层，并且其中，所述第二介电层比所述第一介电层具有更大的硬度；以及第一开口，延伸至所述复合介电层内，所述第一开口具有在70°到80°之间的角。

[0104] 在上述半导体器件中，进一步包括：第三介电层，与所述第二介电层物理接触，其中，所述第三介电层比所述第二介电层具有更小的硬度，并且其中，所述第一开口延伸穿过所述第三介电层。

[0105] 在上述半导体器件中，进一步包括：第二开口，延伸至所述复合介电层内，其中，所述第一开口是沟槽开口并且所述第二开口是通孔开口。

[0106] 在上述半导体器件中，所述通孔开口具有在60°到70°之间的通孔轮廓角。

[0107] 在上述半导体器件中，所述第二介电层具有大于所述第一介电层至少 5GPa的硬度。

[0108] 在上述半导体器件中，所述第二介电层具有大于3.0的k值。

[0109] 在上述半导体器件中，所述衬底进一步包括鳍。

[0110] 根据本发明的另一些实施例，还提供了一种半导体器件，包括：第一介电层，位于衬底上方，所述第一介电层包括第一介电材料；插入层，位于所述第一介电层上方并且与所述第一介电层接触，所述插入层包括第二介电材料，所述第二介电材料的硬度和k值比所述第一介电材料的硬度和 k值大；第二介电层，位于所述插入层上方并且与所述插入层接触，所述第二介电层包括第三介电材料，所述第三介电材料的硬度和k值比所述第二介电材料的硬度和k值小；沟槽开口，位于所述第二介电层中，所述沟槽开口具有在70°到80°之间的沟槽轮廓角；以及通孔开口，位于所述第二介电层中，所述通孔开口具有在60°到70°之间的通孔轮廓角。

[0111] 在上述半导体器件中，所述沟槽开口延伸至所述第一介电层中。

[0112] 在上述半导体器件中，所述沟槽开口延伸进入所述第一介电层内的距离小于[0113] 在上述半导体器件中，所述沟槽开口未延伸进入所述插入层内。

[0114] 在上述半导体器件中，所述沟槽开口仅部分地延伸进入所述插入层内。

[0115] 在上述半导体器件中，所述沟槽开口延伸进入所述插入层的距离小于

[0116] 在上述半导体器件中，所述插入层具有在 到 之间的厚度。

[0117] 根据本发明的又一些实施例，还提供了一种制造半导体器件的方法，所述方法包括：在衬底内的导电元件上方沉积第一介电层；通过在所述第一介电层上方沉积与所述第一介电层物理接触的插入层来支撑所述第一介电层，其中，所述插入层的硬度大于所述第一介电层的硬度和所述插入层的k值大于所述第一介电层的k值；在所述插入层上方沉积与所述插入层物理接触的第二介电层，其中，所述第二介电层的硬度小于所述插入层的硬度和所述第二介电层的k值小于所述插入层的k值；蚀刻所述第二介电层、所述插入层和所述第一介电层以形成通孔开口，其中，所述通孔开口具有在 到 之间的通孔轮廓角；以及蚀刻所述第二介电层以形成至少部分进入到所述第二介电层的沟槽开口，其中，所述沟槽开口具有在 到 之间的沟槽轮廓角。

[0118] 在上述方法中，蚀刻所述第二介电层形成未暴露所述插入层的所述沟槽开口。

[0119] 在上述方法中，蚀刻所述第二介电层还蚀刻所述插入层并且形成至少部分延伸至所述插入层内的所述沟槽开口。

[0120] 在上述方法中，蚀刻所述第二介电层还蚀刻所述插入层并且形成至少部分延伸至所述第一介电层内的所述沟槽开口。

[0121] 在上述方法中，沉积所述插入层沉积金属氮化物。

[0122] 在上述方法中，还包括在所述沉积所述第一介电层之前形成鳍。

[0123] 上面概述了几个实施例的特征使得本领域技术人员可较好地理解本公开的方面。本领域技术人员应当理解他们可容易地使用本公开作为基础来设计或修改其他工艺和结构以与完成在此介绍的实施例相同的目的和/或实现相同的优点。本领域技术人员也应意识到这种等同构造没有脱离本公开的精神和范围，并且在没有脱离本公开的精神和范围情况下他们可以做各种改变、代替和更改。