能隙参考电路

摘要

一种能隙参考电路，包含一第一运算放大器，一第二运算放大器，一第一电流源，一第二电流源，一第三电流源，一第一双极性晶体管，一第二双极性晶体管，一反馈元件，一第一电阻，以及一第二电阻。该第一电阻耦接于该第二运算放大器的一输入和该第一双极性晶体管的一基极之间。该第二电阻耦接于该第一双极性晶体管的该基极和该第二双极性晶体管的该基极之间。该第一至该第二运算放大器和该第一至该第三电流源构成一负反馈回路，使得该等运算放大器的输入端电压实质上相同。

权利要求

1.一种能隙参考电路，包括：

第一运算放大器，其具有第一输入，第二输入和第一输出；

第二运算放大器，其具有第三输入，第四输入和第二输出；

第一电流源，耦接于供应电源节点和该第一运算放大器的该第一输入之间；

第二电流源，耦接于该供应电源节点和该第一运算放大器的该第二输入之间；

第三电流源，耦接于该供应电源节点和该第二运算放大器的该第三输入之间；

第一双极性晶体管，其具有基极，具有耦接至该第一电流源的发射极，和具有耦接至接地节点的集电极；

第二双极性晶体管，其具有基极，具有耦接至该第二电流源的发射极，和具有耦接至该接地节点的集电极；

第一电阻，耦接于该第二运算放大器的该第三输入和该第一双极性晶体管的该基极之间；

第一反馈元件，耦接于该第三电流源和该第二双极性晶体管的该基极之间，该第一反馈元件由该第二运算放大器的该第二输出所控制；以及第二电阻，耦接于该第一双极性晶体管的该基极和该第二双极性晶体管的该基极之间；

其中，该第二运算放大器的该第四输入耦接至该第一运算放大器的该第一输入和该第一运算放大器的该第二输入两者中的其中一个。

2.如权利要求1所述的能隙参考电路，还包括：第三电阻，耦接于该第一双极性晶体管的该基极和该接地节点之间。

3.如权利要求1所述的能隙参考电路，还包括：第四电流源，耦接至该供应电源节点；

其中，该第四电流源配置以复制流过该第三电流源的电流。

4.如权利要求3所述的能隙参考电路，还包括：第四电阻，耦接于该第四电流源和该接地节点之间。

5.如权利要求2所述的能隙参考电路，还包括：电压产生单元，由第五电流源和第五电阻所组成；

其中，该第五电流源耦接至该供应电源节点，且配置以复制流过该第三电流源的电流；

和

其中，该第五电阻耦接于该第五电流源和该接地节点之间。

6.如权利要求4所述的能隙参考电路，还包括：第三运算放大器，其具有耦接至该第三电流源的第五输入，耦接至该第四电流源的第六输入，和第三输出；以及第二反馈元件，耦接于该第四电流源和该第四电阻之间，该第二反馈元件由该第三运算放大器的该第三输出所控制。

7.如权利要求1所述的能隙参考电路，其中流过该第一反馈元件的电流和流过该第一电阻的电流加总以产生流过该第三电流源的电流，且流过该第三电流源的该电流的正温度系数藉由减少该第二电阻的阻值来获得。

8.如权利要求1所述的能隙参考电路，其中流过该第一反馈元件的电流和流过该第一电阻的电流加总以产生流过该第三电流源的电流，且流过该第三电流源的该电流的负温度系数藉由减少该第一电阻的阻值来获得。

9.如权利要求2所述的能隙参考电路，其中流过该第一反馈元件的电流和流过该第一电阻的电流加总以在该第二电阻和该第三电阻的交越点产生参考电压，且该参考电压的正温度系数藉由减少该第二电阻的阻值来获得。

10.如权利要求2所述的能隙参考电路，其中流过该第一反馈元件的电流和流过该第一电阻的电流加总以在该第二电阻和该第三电阻的交越点产生参考电压，且该参考电压的负温度系数藉由减少该第一电阻的阻值来获得。

说明书

能隙参考电路

技术领域

[0001] 本发明涉及一种能隙参考电路。

背景技术

[0002] 能隙参考电路用于产生准确的输出电压和输出电流。能隙参考电路所产生的输出电压和电流较免于工艺、供应电源和温度变化的影响。因此，能隙参考电路可广泛使用于各种的模拟电路和数字电路中，这些电路在运作时需要准确的参考电压。

[0003] 图1例示一常见的能隙参考电路100。参照图1，该能隙参考电路100包含PMOS晶体管M1，M2和M3，一运算放大器OP，电阻R1和R2以及双极性晶体管(bipolar transistor)Q1、Q2和Q3。当忽略基极电流时，该能隙参考电路100的输出电压VOUT可以表示为:

[0004]

[0005] 其中，VEB3为双极性晶体管Q3的发射极-基极间电压差，VT为室温时的热电压(thermal voltage)，N为双极性晶体管Q2的电流密度和双极性晶体管Q1的电流密度的比例。

[0006] 如公式(1)所示，在调整电阻R2和R1的阻值比例后，该能隙参考电路100可以提供具有零温度系数的稳定输出电压VOUT。该电压VOUT的电压电平约为1.25V，接近于硅能隙(energy gap)的电子伏(electron volt)，亦即，硅能隙参考电压。

[0007] 然而，为了能广泛的使用于不同的应用中，能隙参考电路可能需要输出不同的电压电平。

发明内容

[0008] 本发明的目的之一在于提供一种能隙参考电路，以提供一参考电流和一参考电压。

[0009] 依据本发明一实施例，该能隙参考电路包含有一第一运算放大器，一第二运算放大器，一第一电流源，一第二电流源，一第三电流源，一第一双极性晶体管，一第二双极性晶体管，一第一反馈晶体管，一第一电阻，和一第二电阻。该第一运算放大器具有一第一输入，一第二输入和一第一输出。该第二运算放大器具有一第三输入，一第四输入和一第二输出。该第一电流源耦接于一供应电源节点和该第一运算放大器的该第一输入之间。该第二电流源耦接于该供应电源节点和该第一运算放大器的该第二输入之间。该第三电流源耦接于该供应电源节点和该第二运算放大器的该第三输入之间。该第一双极性晶体管具有一基极，具有耦接至该第一电流源的一发射极，和具有耦接至一接地节点的一集电极。该第二双极性晶体管具有一基极，具有耦接至该第二电流源的一发射极，和具有耦接至该接地节点的一集电极。该第一电阻耦接于该第二运算放大器的该第三输入和该第一双极性晶体管的该基极之间。该第一反馈元件耦接于该第三电流源和该第二双极性晶体管的该基极之间，该第一反馈元件由该第二运算放大器的该第二输出所控制。该第二电阻耦接于该第一双极性晶体管的该基极和该第二双极性晶体管的该基极之间。该第二运算放大器的该第四输入耦接至该第一运算放大器的该第一输入和该第一运算放大器的该第二输入两者中的其中一个。

附图说明

[0010] 图1例示一常见的能隙参考电路。

[0011] 图2显示结合本发明一实施例的能隙参考电路的电路图。

[0012] 图3显示结合本发明另一实施例的能隙参考电路的电路图。

[0013] 图4显示结合本发明又一实施例的能隙参考电路的电路图。

[0014] 图5显示结合本发明再一实施例的能隙参考电路的电路图。

[0015] 【符号说明】

[0016] 100           能隙参考电路

[0017] 200                   能隙参考电路

[0018] 22                    电流源单元

[0019] 300                   能隙参考电路

[0020] 32                    电流源单元

[0021] 400                   能隙参考电路

[0022] 42                    电流源单元

[0023] 500                   能隙参考电路

[0024] M1，M2，M3，M4         PMOS晶体管

[0025] MA，MB，MC             反馈晶体管

[0026] OP                    运算放大器

[0027] OP1，OP2，OP3          运算放大器

[0028] Q1，Q2，Q3             双极性晶体管

[0029] R1，R2，R3，R4         电阻

具体实施方式

[0030] 图2显示结合本发明一实施例的能隙参考电路200的电路图。如图2所示，该能隙参考电路200包含一电流源单元22，一运算放大器OP1，一运算放大器OP2，一双极性晶体管Q1，一双极性晶体管Q2，一反馈晶体管MA，一电阻R1，和一电阻R2。

[0031] 该电流源单元22提供多个稳定的偏压电流I1、I2和I3。在本实施例中，该电流源单元22为一电流镜配置，其由三个PMOS晶体管M1、M2和M3所组成。参照图2，该PMOS晶体管M1具有耦接至一供应电压源VDD的一源极，具有耦接至该运算放大器OP1的一输出端的一栅极，和具有耦接至该运算放大器OP1的一反相输入端的一漏极。该PMOS晶体管M2具有耦接至该供应电压源VDD的一源极，具有耦接至该运算放大器OP1的该输出端的一栅极，和具有耦接至该运算放大器OP1的一非反相输入端以及耦接至该运算放大器OP2的一反相输入端的一漏极。该PMOS晶体管M3具有耦接至该供应电压源VDD的一源极，具有耦接至该运算放大器OP1的该输出端的一栅极，和具有耦接至该运算放大器OP2的一非反相输入端的一漏极。

[0032] 该双极性晶体管Q1具有一基极，耦接至该运算放大器OP1的该反相输入端的一发射极，和耦接至一接地端点的一集电极。该双极性晶体管Q2具有一基极，耦接至该运算放大器OP1的该非反相输入端和耦接至该运算放大器OP2的该反相输入端的一发射极，和耦接至该接地端点的一集电极。

[0033] 参考图2，该反馈晶体管MA为一NMOS晶体管，其具有耦接至该运算放大器OP2的该非反相输入端的一漏极，耦接至该运算放大器OP2的一输出端的一栅极，和耦接至该双极性晶体管Q2的该基极的一源极。该电阻R1耦接于该运算放大器OP2的该非反相输入端和该双极性晶体管Q1的该基极之间。该电阻R2耦接于该双极性晶体管Q1的该基极和该双极性晶体管Q2的该基极之间。

[0034] 参照图2，该运算放大器OP1和该电流源单元22构成一第一负反馈回路，使得输入端电压VD1和VD2实质上相同；而该运算放大器OP2，该反馈晶体管MA，和该电流源单元22构成一第二负反馈回路，使得输入端电压VD2和VD3实质上相同。

[0035] 由于该等晶体管M1、M2和M3的栅极彼此相连，该等晶体管M1、M2和M3的源极耦接至该供应电压源VDD，且该等晶体管M1、M2和M3的漏极电压实质上相同，故流过该等PMOS晶体管M1、M2和M3的电流I1、I2和I3的电流值正比于晶体管的宽长比。

[0036] 参照图2，电压VD1和VD3可表示为:

[0037] VD1＝VREF+VEB1＝VD3＝VREF+I3A×R1        (2)

[0038] 其中，VREF为一加总节点N1上的电压，VEB1为该双极性晶体管Q1的发射极-基极间电压差，而I3A为流过该电阻R1的电流。

[0039] 据此，公式(2)可重新整理为公式(3):

[0040]

[0041] 由于该双极性晶体管Q1的发射极-基极间电压差为互补于绝对温度(Complementary To Absolute Temperature Voltage)(亦即，CTAT电压)，因此电流I3A为CTAT电流。

[0042] 忽略该双极性晶体管Q1和Q2的基极电流，电压VD1和VD2可表示为:

[0043] VD1＝VREF+VEB1＝VD2＝VREF+I3B×R2+VEB2   (4)

[0044] 其中，VEB2为该双极性晶体管Q2的发射极-基极间电压差，而I3B为流过该电阻R2的电流。

[0045] 据此，公式(4)可重新整理为公式(5):

[0046]

[0047] 由于电压差△VBE与绝对温度成正比(Proportional To Absolute Temperature)(亦即，PTAT电压)，因此电流I3B为PTAT电流。

[0048] 参照图2，流过该电阻R1的CTAT电流I3A和流过该电阻R2的PTAT电流I3B在该加总节点N1上加总(忽略该双极性晶体管Q1和Q2的基极电流)。因此，藉由调整该电阻R1和该电阻R2的阻值后，该能隙参考电路200可以提供一具有零温度系数的稳定输出电流IREF。此外，藉由调整该电阻R1和该电阻R2的阻值，该能隙参考电路200也可以提供一具有正温度系数或负温度系数的稳定输出电流IREF。举例而言，藉由减少该电阻R2的阻值，该能隙参考电路200可以提供一具有正温度系数的稳定输出电流IREF；藉由减少该电阻R1的阻值，该能隙参考电路200可以提供一具有负温度系数的稳定输出电流IREF。

[0049] 为了复制该电流IREF，一PMOS晶体管M4加入该电流源单元22中。由于输出电流IREF的电流值实质上相同于流过该PMOS晶体管M3的电流值(当该双极性晶体管Q1，Q2的基极电流和该运算放大器OP2的输入电流忽略不计时)，该PMOS晶体管M4提供正比于晶体管的宽长比的一输出电流I4。

[0050] 参考图3，一电阻R3耦接于该加总节点N1和该接地端点之间。因此，该稳定输出电压VREF产生于该加总节点N1上。一电阻R4耦接于该PMOS晶体管M4的漏极端和该接地端点之间，因此产生另一稳定输出电压VREF1。为了使电流I4更准确，一运算放大器OP3和一反馈晶体管MB加入于图4。该运算放大器OP3、该反馈晶体管MB和该电流源单元42构成一第三负反馈回路，使得输入端电压VD3和VD4实质上相同。

[0051] 又参照图1，传统的能隙参考电路所提供的具有零温度系数的稳定输出电压VOUT的电压电平约为1.25V。然而，本发明所揭示的能隙参考电路能提供具有较低电压电平(例如小于0.6V)的输出电压，这是由于该电阻R4直接连接至该接地端点，而图1中的电阻R2是通过双极性晶体管Q3始连接至接地端点。此外，由于电压VD1，VD2和VD3实质上相同且该等PMOS晶体管M1，M2，M3和M4的栅极彼此相连，该等PMOS晶体管M1，M2，M3和M4可运作在饱和区(saturation region)或线性区(linear region)来提供正比于晶体管的宽长比的比例电流。因此，该能隙参考电路300可以提供具有宽广电压范围的输出电压VREF1。该输出电压VREF1根据该电阻R4的阻值其电压值会介于0V和VDD-VSD，M4之间，其中VSD，M4为该PMOS晶体管M4的源极-漏极间电压差。亦即，该输出电压VREF1可以很接近该供应电压源VDD的电压电平。

[0052] 参考图3。该运算放大器OP1、该运算放大器OP2和该反馈晶体管MA藉由负反馈回路使得该等电压VD1、VD2和VD3实质上相同。然而，本发明不应以此为限。举例而言，该运算放大器OP2的该反相输入端可以由接收图2中的电压VD2改成接收电压VD1。在本发明另一实施例中，反馈晶体管MC可以选择为PMOS晶体管，如图5所示。该运算放大器OP2的该非反相输入端接收该电压VD2，而该运算放大器OP2的该反相输入端接收该电压VD3。在本发明又一实施例中，该运算放大器OP2的该非反相输入端接收该电压VD1，而非图5所示的电压VD2。依照又一实施例的配置，该等电压VD1、VD2和VD3会实质上相同。

[0053] 本发明的技术内容及技术特点已揭示如上，然而本领域技术人员仍可能基于本发明的教示及揭示而作种种不背离本发明精神的替换及修饰。因此，本发明的保护范围应不限于实施例所揭示者，而应包括各种不背离本发明的替换及修饰，并为所附的权利要求书所涵盖。