三维存储器阵列架构

摘要

本发明提供三维存储器阵列架构及其形成方法。实例三维存储器阵列可包含：堆叠，其包括通过至少绝缘材料而彼此分离的多个第一导电线；及至少一个导电延伸部，其经布置以实质上垂直于所述多个第一导电线延伸，使得所述至少一个导电延伸部与所述多个第一导电线中的至少一者的一部分相交。围绕所述至少一个导电延伸部形成存储元件材料。围绕所述至少一个导电部延伸形成单元选择材料。

权利要求

1.一种存储器阵列，其包括：

堆叠，其包括在多个层级处的多个第一导电线，其中所述多个第一导电线通过绝缘材料和存储元件材料而彼此分离，其中所述存储元件材料形成为所述堆叠的一部分；以及形成于贯穿所述堆叠的通孔中的导电延伸部，在所述多个层级的每一层级处形成贯穿所述第一导电线、所述绝缘材料和所述存储元件材料的所述通孔；

其中在所述多个层级的每一层级处：对应于所述层级的所述存储元件材料延伸至所述通孔的侧壁；且对应于所述层级的导电线的导电材料相对于所述通孔的所述侧壁凹入，由此所述存储元件材料相对于对应于所述层级的所述导电线形成突出部。

2.根据权利要求1所述的存储器阵列，其中所述存储元件材料包括硫属化物材料。

3.根据权利要求1所述的存储器阵列，其中所述导电延伸部垂直于所述多个第一导电线而延伸至与所述多个第一导电线垂直的多个第二导电线。

4.根据权利要求3所述的存储器阵列，其中所述导电延伸部作为所述多个第二导电线的延伸部电连接至所述多个第二导电线。

5.根据权利要求1所述的存储器阵列，其中在所述多个层级的每一层级处，所述存储元件材料与对应于所述层级的所述多个第一导电线的一导电线直接接触。

6.根据权利要求1所述的存储器阵列，其进一步包括形成于所述通孔内所述导电延伸部与所述存储元件材料之间的单元选择材料。

7.根据权利要求6所述的存储器阵列，其中所述存储元件材料包括第一硫属化物材料且其中所述单元选择材料包括第二硫属化物材料。

8.根据权利要求1所述的存储器阵列，其中所述绝缘材料包括第一绝缘材料，且其中在所述多个层级的每一层级处，第二绝缘材料形成于导电线材料的凹入区域中。

9.根据权利要求1所述的存储器阵列，其中在所述多个层级的每一层级处，对应于所述层级的所述多个第一导电线的一导电线包括其间夹置有所述存储元件材料的第一层导电材料和第二层导电材料。

10.一种形成存储器阵列的方法，所述方法包括：形成堆叠，所述堆叠包括在多个层级处的多个第一导电线，其中所述多个第一导电线通过绝缘材料和存储元件材料而彼此分离，其中在形成贯穿所述堆叠的多个通孔之前将所述存储元件材料形成为所述堆叠的一层；

形成贯穿所述堆叠的所述多个通孔；

对于所述多个层级的每一层级，使相应的导电线的导电材料相对于所述通孔的侧壁凹入，由此所述存储元件材料相对于对应于所述层级的所述导电线形成突出部，所述存储元件材料延伸至所述通孔的所述侧壁。

11.根据权利要求10所述的方法，其中形成所述堆叠进一步包括平坦地沉积所述存储元件材料以作为一材料层，其中所述存储元件材料与所述多个第一导电线的相应导电线的导电材料直接接触。

12.根据权利要求10所述的方法，其进一步包括：在所述多个通孔内形成相应的导电延伸部；以及在所述多个通孔内所述导电延伸部与所述存储元件材料之间形成单元选择材料；

其中所述存储元件材料和所述单元选择材料的至少一者为硫属化物材料。

说明书

三维存储器阵列架构

[0001] 分案申请的相关信息

[0002] 本案是分案申请。该分案的母案是申请日为2013年08月30日、申请号为201380049045.1、发明名称为“三维存储器阵列架构”的发明专利申请案。

[0003] 相关申请案

[0004] 本发明涉及与此一起申请的标题为“三维存储器阵列架构(THREE DIMENSIONAL MEMORY ARRAY ARCHITECTURE)”的具有代理人档案号码1001.0690001的美国专利申请案
13/600,777，且所述申请案的全文以引用的方式并入本文中。

技术领域

[0005] 本发明大体上涉及半导体装置，且更特定来说涉及三维存储器阵列架构及其形成方法。

背景技术

[0006] 通常将存储器装置提供为计算机或其它电子装置中的内部半导体集成电路。存在许多不同类型的存储器，包含随机存取存储器(RAM)、只读存储器(ROM)、动态随机存取存储
器(DRAM)、同步动态随机存取存储器(SDRAM)、电阻可变存储器及快闪存储器等。电阻可变
存储器的类型包含相变材料(PCM)存储器、可编程导体存储器及电阻性随机存取存储器
(RRAM)等。

[0007] 对于需要高存储器密度、高可靠性及无电力的数据保留的广泛范围的电子应用来说，存储器装置用作非易失性存储器。非易失性存储器可用于(例如)个人计算机、便携式记
忆棒、固态驱动器(SSD)、数码相机、蜂窝式电话、例如MP3播放器的便携式音乐播放器、电影
播放器及其它电子装置中。

[0008] 关于存储器装置制造的不断挑战为减小存储器装置的大小、增大存储器装置的存储密度及/或限制存储器装置成本。一些存储器装置包含布置成二维阵列的存储器单元，其
中存储器单元皆布置于相同平面中。相比之下，各种存储器装置包含布置成具有多个存储
器单元层级的三维(3D)阵列的存储器单元。

发明内容

[0009] 本申请的一个方面涉及一种存储器阵列，其包括：堆叠，其包括在多个层级处的多个第一导电线，其中所述多个第一导电线通过绝缘材料和存储元件材料而彼此分离；以及
形成于贯穿所述堆叠的通孔中的导电延伸部；其中在所述多个层级的每一层级处：对应于
所述层级的所述存储元件材料延伸至所述通孔的侧壁；且对应于所述层级的导电线的导电
材料相对于所述通孔的所述侧壁凹入，由此所述存储元件材料相对于对应于所述层级的所
述导电线形成突出部。

[0010] 本申请的另一方面涉及一种形成存储器阵列的方法，所述方法包括：形成堆叠，所述堆叠包括在多个层级处的多个第一导电线，其中所述多个第一导电线通过绝缘材料和存
储元件材料而彼此分离；形成贯穿所述堆叠的多个通孔；对于所述多个层级的每一层级，使
相应的导电线的导电材料相对于所述通孔的侧壁凹入，由此所述存储元件材料相对于对应
于所述层级的所述导电线形成突出部，所述存储元件材料延伸至所述通孔的所述侧壁。

附图说明

[0011] 图1说明现有技术二维存储器阵列。

[0012] 图2说明现有技术三维存储器阵列。

[0013] 图3说明根据本发明的若干实施例的三维存储器阵列。

[0014] 图4说明根据本发明的若干实施例的用于偏置三维存储器阵列的方法。

[0015] 图5说明根据本发明的若干实施例的定位于多个导电线内的同心存储器单元。

[0016] 图6A说明根据本发明的若干实施例的在导电线格栅内的同心存储器单元的位置。

[0017] 图6B说明根据本发明的若干实施例的部分处于导电线格栅内的同心存储器单元的位置。

[0018] 图6C说明根据本发明的若干实施例的在导电线格栅内具有同心加热器材料的同心存储器单元的位置。

[0019] 图6D说明根据本发明的若干实施例的部分处于导电线格栅内的具有同心加热器材料的同心存储器单元的位置。

[0020] 图7A到7C说明根据本发明的若干实施例的用于形成同心存储器单元的三维存储器阵列的简化工艺流程。

[0021] 图8A到8C说明根据本发明的若干实施例的用于形成同心存储器单元的三维存储器阵列的简化工艺流程。

[0022] 图9A到9D说明根据本发明的若干实施例的用于形成具有加热器材料的同心存储器单元的三维存储器阵列的简化工艺流程。

具体实施方式

[0023] 本发明提供三维(3D)存储器阵列及其形成方法。实例三维存储器阵列可包含：堆叠，其包括通过至少绝缘材料而彼此分离的多个第一导电线；及至少一个导电延伸部，其经
布置以实质上垂直于所述多个第一导电线延伸，使得所述至少一个导电延伸部与所述多个
第一导电线中的至少一者的一部分相交。围绕所述至少一个导电延伸部形成存储元件材
料。围绕所述至少一个导电延伸部形成单元选择材料。

[0024] 本发明的实施例实施相变材料(PCM)存储器单元的垂直集成。所揭示的三维存储器阵列比常规二维存储器阵列更密集。此外，例如通过减小与形成3D阵列相关联的掩模计
数以制造其中掩模计数的数量减小的三维存储器阵列，制造工艺可没有其它方法复杂和昂
贵。因此，本发明的制造工艺可没有先前方法的制造工艺昂贵。

[0025] 在本发明的以下详细描述中，参考形成本发明的一部分且其中通过图解说明展示可如何实践本发明的一或多个实施例的附图。足够详细地描述这些实施例以使所属领域的
一般技术人员能够实践本发明的实施例，且应理解，可利用其它实施例且可在不脱离本发
明的范围的情况下做出工艺改变、电改变及/或结构改变。

[0026] 本文中的图遵循编号惯例，其中第一数字或(若干)第一数字对应于图式编号且剩余数字识别图式中的元件或组件。可通过使用类似数字识别不同图之间的类似元件或组
件。举例来说，102可参考图1中的元件“02”，且类似元件可在图2中表示为202。并且，如本文
中所使用，“若干”特定元件及/或特征可指代此类元件及/或特征中的一或多者。

[0027] 如本文中所使用，术语“实质上”意指经修改的特性不需要是绝对的，但足够接近以实现特性的优势。举例来说，“实质上平行”不限于绝对平行，且可包含至少比垂直定向更
接近于平行定向的定向。类似地，“实质上正交”不限于绝对正交，且可包含至少比平行定向
更接近于垂直定向的定向。

[0028] 图1说明现有技术二维存储器阵列100。各种存储器装置可包含存储器阵列100。存储器阵列100可包含多个字线102及若干位线104。字线102实质上彼此平行布置在一个层级
处，且位线104实质上彼此平行布置在不同层级处。字线102及位线104进一步布置成实质上
彼此垂直(例如正交)。针对每一字线102及位线104展示的索引指示在特定层级内相应线的
排序。

[0029] 在此类架构中，存储器单元106可布置于行及列的矩阵中。存储器单元106可定位于字线102与位线104的交叉处。即，存储器单元106布置成交叉点架构。存储器单元106位于
字线102与位线104在彼此附近通过(例如交叉、重叠等)的地方。字线102与位线104彼此不
相交，这是因为字线102及位线104形成在不同层级处。

[0030] 图2说明现有技术三维存储器阵列208。存储器阵列208可包含多个字线210、212及若干位线214。字线210实质上彼此平行布置在一个层级处，且字线212实质上彼此平行布置
在不同层级处。如图2中所示，位线214实质上彼此平行布置在不同于字线210及212所在的
层级的任一者的层级处(例如在字线210与字线212所在的层级之间)。位线214进一步布置
成实质上垂直(例如正交)于字线210、212。

[0031] 在图2中展示以交叉点架构布置在字线210、212与位线214的交叉处的存储器单元216、218。存储器单元216布置在字线210与位线214之间，且存储器单元218布置在字线212
与位线214之间。因而，存储器单元布置在多个层级中，且每一层级具有组织成交叉点架构
的存储器单元。所述层级形成在彼此不同的层级处，进而经垂直堆叠。存储器单元形成在形
成字线212及位线214的层级之间的层级处。

[0032] 在图2中展示的三维存储器阵列208包含具有共用位线214但单独字线210、212的存储器单元216、218。即，与图1中展示的存储器阵列100相比，在存储器阵列208中的存储器
单元的额外层级需要添加字线的另一层级(例如，存储器单元218上方的字线212)。位线214
为定位成垂直相邻于位线214(在位线214正上方及正下方)的存储器单元216和218所共用。
此相邻将位线214限制成最多为两个存储器单元所共用。更一般来说，三维存储器阵列可具
有多于图2中所展示(例如，如图2中所展示般配置)的堆叠层级。然而，存储器单元的更多层
级的添加(例如通过将多个存储器阵列208堆叠在彼此之上)需要界定用于存储器单元的每
一额外层级的额外字线及用于额外存储器单元的每一新层级(或最多层级对)的额外位线。

[0033] 针对每一字线210、212展示的索引指示层级及特定层级内的字线的排序。举例来说，字线210(WL3,0)被展示为定位于层级0内的位置3处，且字线212(WL3,1)被展示为定位于
层级1内的位置3处。因而，存储器单元216在图2中被展示为定位于位线214(即，BL0)与位线
214下方的字线(即，WL2,0)之间且存储器单元218在图2中被展示为定位于位线214(即，BL0)
与位线214上方的字线(即，WL2,1)之间。

[0034] 图3说明根据本发明的若干实施例的三维存储器阵列320。在若干实施例中，存取线(其可称作字线(WL))安置在多个层级(例如，高度、层面、平面)上。举例来说，字线可安置
在N个层级上。绝缘材料(例如，电介质材料)使字线的层级分离。因而，通过绝缘材料分离的
字线的层级形成WL/绝缘材料的堆叠。数据线(其可称作位线(BL))布置成实质上垂直于字
线且定位于字线的N个层级上方的层级处(例如在N+1层级处)。每一位线可具有靠近字线的
若干导电延伸部(例如，垂直延伸部)，其中存储器单元形成在垂直延伸部与字线之间。

[0035] 存储器阵列320可包含在本文中可称作字线的多个导电线322(例如，存取线)及在本文中可称作位线的导电线324(例如，数据线)。字线322可布置成若干层级。字线322在图3
中被展示为布置成四个层级。然而，字线322可布置成的层级的数量不限于此数量，且字线
322可布置成更多或更少层级。字线322实质上彼此平行布置在特定层级内。字线322可在堆
叠中垂直对准。即，在多个层级中的每一者中的字线322可定位于每一层级内的相同相对位
置处，以便与正上方及/或正下方的字线322对准。绝缘材料(图3中未展示)可定位于形成字
线322的层级之间及特定层级处的字线322之间。

[0036] 如图3中所示，位线324可实质上彼此平行布置在不同于字线322所在的层级(例如，在字线322所在的层级上方)的层级处。即，位线可定位于存储器阵列320的顶部处。位线
324可进一步布置成实质上垂直(例如，正交)于字线322，以便具有位线324与字线322之间
的重叠(例如，在不同层级处的交叉)。然而，实施例不限于严格平行/正交配置。

[0037] 在图3中针对每一字线322展示的索引指示特定层级内的字线的位置(例如排序)及层级。举例来说，字线WL2,0展示为定位于层级0内的位置2处(在定位于位置2处的字线的
堆叠的底部的字线)，且字线WL2,3展示为定位于层级3内的位置2处(在定位于位置2处的字
线的堆叠的顶部的字线)。字线322可布置成的层级的数量及在每一层级处的字线322的数
量可多于或少于图3中展示的数量。

[0038] 在位线324与字线322的堆叠的每一重叠处，位线324的导电延伸部326经定向成实质上垂直于位线324及字线322，以便与所述字线堆叠中的每一字线322的一部分相交。举例
来说，位线324的导电延伸部326可经布置以从位线324垂直延伸以与位线324下方的相应字
线322的一部分相交，如图3中所示。如所示，导电延伸部326可通过字线322以便被字线322
完全包围。根据若干实施例，导电延伸部326可在字线322附近通过(例如，相邻于字线322)，
使得可在导电延伸部326与字线322之间形成存储器单元。

[0039] 存储器单元328在图3中被展示为以交叉点架构布置在位线324的导电延伸部326与字线322在不同层级处彼此靠近的位置附近。在若干实施例中，存储器单元328定位于导
电延伸部326与字线322之间。举例来说，在导电延伸部326通过字线322的一部分的情况下，
存储器单元328可定位于导电延伸部326与字线322之间。

[0040] 因而，存储器单元328可布置成多个层级，每一层级具有组织成交叉点架构的存储器单元。存储器单元328的层级可形成在彼此不同的层级处，进而经垂直堆叠。图3中展示的
三维存储器阵列320可包含具有共用位线324但单独字线322的存储器单元328。虽然在图3
中展示字线322的四个层级(及存储器单元328的四个对应层级)，但本发明的实施例不限于
此且可包含字线322的更多或更少层级(及存储器单元328的对应层级)。存储器单元可形成
在与形成字线相同的层级处。

[0041] 根据本发明的若干实施例，存储器单元328可为电阻可变存储器单元。举例来说，存储器单元328可包含例如硫属化物等相变材料(PCM)。除其它类型的开关之外，每一存储
器单元328还可包含例如MOS晶体管、BJT、二极管、双向阈值开关(OTS)等开关。OTS可包括硫
属化物材料，例如不同于用于存储器元件的硫属化物材料的硫属化物材料。

[0042] 根据实施例，存储器单元328可包含与相应的单元选择装置(例如，单元存取装置)串联连接的存储元件，如下文关于图5进一步详细解释，每一存储器单元同心地形成在导电
延伸部326周围。若干实施例包含相变材料(PCM)及开关存储器单元的三维存储器阵列，其
可称作3D PCMS阵列。为了简单起见，图3展示定位于延伸部326与字线322的相交点处的存
储器单元328。然而，本发明的实施例不限于此且存储器单元328可定位于延伸部326与字线
322的交叉附近。

[0043] 图4说明根据本发明的若干实施例的用于偏置三维存储器阵列的方法。图4展示存储器阵列430，其可为关于图3描述的存储器阵列320的一部分。存储器阵列430可包含多个
字线422、经正交定向的位线424及垂直于字线422及位线424两者的导电延伸部436，导电延
伸部436经耦合且经布置以从位线424垂直向下延伸。

[0044] 为了存取(例如，编程或读取)存储器阵列430，采用平衡偏置方案。经寻址字线422(即，在经寻址层级上的经寻址位置处的字线)及经寻址位线经偏置以使得跨其的电压差超
过相应的单元选择装置的阈值电压。未经寻址字线422及未经寻址位线424经偏置以使得跨
任何其它对经寻址及/或未经寻址的字线422及位线424的电压差不超过相应的单元选择装
置的阈值电压。举例来说，可以例如参考电压(VREF)等中间电压(例如经寻址位线与字线电
压之间的中点电压)偏置所有其它字线422(包含定位于相同层级中的不同字线422及定位
于不同层级处的字线422)及其它位线424。

[0045] 在图4中将经寻址位线424展示为BLADDR且将未经寻址位线424展示为BLNOTADDR。在图4中针对每一字线422展示的索引对应于特定层级内的字线的位置及所述层级。针对经寻址
层级或层级内的位置，使用ADDR标注图4中展示的字线422且针对未经寻址层级或一层级内
的不同字线位置使用NOTADDR标注字线422。因此，在图4中将经寻址的字线422展示为
WLADDR,ADDR。在图4中将未经寻址的字线422展示为WLNOTADDR,NOTADDR、WLNOTADDR,ADDR或WLADDR,NOTADDR
中的一者，以指示未经寻址的字线422定位于未经寻址的位置及/或层级处。

[0046] 根据若干实施例，可将未经寻址的字线422及未经寻址的位线424偏置到中间电压以减小相对于经寻址的字线422及经寻址的位线424的最大电压降。举例来说，中间电压可
经选取以处于未经寻址的字线422与未经寻址的位线之间的中点处。然而，中间电压可经选
择为不同于中点电压以最小化对字线422及位线424的干扰。

[0047] 图4展示经寻址的字线422与经寻址的位线424之间的存储器单元442经完全加阴影以指示跨存储器单元442的电压差超过相关联的单元选择装置的阈值电压V。图4展示未
经寻址的字线422与未经寻址的位线424之间的未经干扰存储器单元438无任何阴影以指示
跨存储器单元438的电压差为可忽略的，例如空值、零。图4还展示未经寻址的字线422与经
寻址的位线424之间的经干扰存储器单元440，及经寻址的字线422与未经寻址的位线424之
间的经干扰存储器单元441，其被部分加阴影以指示跨存储器单元441的电压差小于相应的
单元选择装置的阈值电压的某一中间电压，例如V/2。将未经寻址的字线422及未经寻址的
位线424偏置到相同电压可为有益的。

[0048] 存储器阵列结构与三维垂直通道NAND存储器具有一些相似性。然而，存取存储器单元涉及使电流(其也在经寻址的位线424及/或经寻址的字线422中流动)通过存储器单元
(例如电阻可变存储器单元)。本发明的平衡偏置方案允许仅在经寻址单元上(即，在经寻址
的字线、层级及位线上)获得高于阈值的电压降，而仅干扰沿经寻址的字线及位线的分别处
于未经寻址的位线及字线的单元，例如顶多最小的泄露电流流动通过未经寻址的单元。

[0049] 图5说明根据本发明的若干实施例的定位于多个导电线内的同心存储器单元。在本发明内，“同心”指代实质上彼此包围的结构，且不限于确切或准确切的圆形形状或占据
面积，例如可形成椭圆形、正方形或矩形同心存储器单元。图5展示例如图3中说明的存储器
阵列320的存储器阵列的一部分。图5展示包括在通过至少绝缘材料(未展示但定位于导电
线522之间548处)彼此分离的若干层级处的多个导电线522(例如，字线)的堆叠544。导电延
伸部554经布置以垂直于多个导电线522延伸。导电延伸部554在一端处连通地耦合到位线
(图5中未展示)。

[0050] 图5展示导电延伸部554通过导电线522中的每一者，使得导电延伸部554的横截面完全由相应导电线522包围。然而，本发明的实施例不限于此，且导电延伸部554可经布置以
便与相应导电线522的一部分相交，使得导电延伸部554不完全由导电线522包围(关于图6B
对此进行进一步描述)。根据若干实施例，导电延伸部554靠近相应的导电线522而通过而非
通过相应导电线522。

[0051] 图5进一步展示围绕导电延伸部554同心布置的存储元件材料552(例如相变材料(PCM))及单元选择装置材料550(双向阈值开关(OTS))。虽然图5展示PCM 552经布置成与导
电延伸部554相邻且OTS材料550经布置成与PCM 552同心，但本发明的实施例不限于此。根
据若干实施例，OTS材料550布置成与导电延伸部554相邻且PCM 552布置成与OTS材料550同
心。

[0052] 虽然为清楚起见在图5中未展示，但可在导电延伸部554与相应导电线522之间同心地形成额外材料，例如关于图6C进一步论述的加热器材料。另一实例为形成在存储元件
材料552与单元选择装置材料550之间以分离存储元件材料552与单元选择装置550及/或提
供存储元件材料552与单元选择装置550之间的保护以(例如)减轻成分混合的材料。

[0053] 在导电延伸部554、同心PCM 552及同心OTS材料550靠近相应导电线522通过的情况下，包含与相应的单元选择装置串联连接的存储元件的同心存储器单元形成在导电延伸
部554与导电线522之间。同心存储器单元可实质上形成在与形成字线相同的层级处，使得
同心存储器单元与导电线522实质上共面。

[0054] 存储元件可为电阻可变存储元件。例如，电阻可变存储元件除了包含其它电阻可变存储元件材料之外还可包含PCM。在其中电阻可变存储元件包括PCM的实施例中，除其它
相变材料之外，相变材料还可为硫属化物合金，例如铟(In)‑锑(Sb)‑碲(Te)(IST)材料(例
如In2Sb2Te5、In1Sb2Te4、In1Sb4Te7等)或锗(Ge)‑锑(Sb)‑碲(Te)(GST)材料(例如Ge8Sb5Te8、
Ge2Sb2Te5、Ge1Sb2Te4、Ge1Sb4Te7、Ge4Sb4Te7等)。如本文中使用的用连字符连接的化学组合物
表示法指示包含于特定混合物或化合物中的元素，且既定表示涉及所指示元素的所有理想
配比。例如，其它相变材料可包含Ge‑Te、In‑Se、Sb‑Te、Ga‑Sb、In‑Sb、As‑Te、Al‑Te、Ge‑Sb‑
Te、Te‑Ge‑As、In‑Sb‑Te、Te‑Sn‑Se、Ge‑Se‑Ga、Bi‑Se‑Sb、Ga‑Se‑Te、Sn‑Sb‑Te、In‑Sb‑Ge、
Te‑Ge‑Sb‑S、Te‑Ge‑Sn‑O、Te‑Ge‑Sn‑Au、Pd‑Te‑Ge‑Sn、In‑Se‑Ti‑Co、Ge‑Sb‑Te‑Pd、Ge‑Sb‑
Te‑Co、Sb‑Te‑Bi‑Se、Ag‑In‑Sb‑Te、Ge‑Sb‑Se‑Te、Ge‑Sn‑Sb‑Te、Ge‑Te‑Sn‑Ni、Ge‑Te‑Sn‑Pd
及Ge‑Te‑Sn‑Pt。相变材料的其它实例包含过渡金属氧化物材料或包含两种或两种以上金
属(例如过渡金属、碱土金属及/或稀土金属)的合金。实施例不限于特定电阻可变材料或与
存储器单元的存储元件相关联的材料。举例来说，可用于形成存储元件的电阻可变材料的
其它实例尤其包含二元金属氧化物材料、巨磁阻材料及/或各种基于聚合物的电阻可变材
料。

[0055] 包括与相变材料串联的单元选择装置的存储器单元可称作相变材料及开关(PCMS)存储器单元。在若干实施例中，经同心布置的单元选择装置充当(例如)二端子OTS。
OTS材料可包含(例如)响应于跨OTS的施加电压的硫属化物材料。对于小于阈值电压的施加
电压，OTS保持在“关断”状态(例如不导电状态)中。或者，响应于大于阈值电压的跨OTS的施
加电压，OTS进入“接通”状态(例如导电状态)。响应于接近阈值电压的施加电压，跨OTS的电
压可“折回”到保持电压。

[0056] 在若干实施例中，经同心形成的存储元件可充当二端子相变存储元件。然而，本发明的实施例不限于PCMS交叉点阵列或特定单元选择开关。举例来说，本发明的方法及设备
可应用于其它交叉点阵列，例如除利用(例如)其它类型的存储器单元之外还利用电阻随机
存取存储器(RRAM)单元、导电桥接随机存取存储器(CBRAM)单元及/或自旋转移力矩随机存
取存储器(STT‑RAM)单元的阵列。

[0057] 在若干实施例中，电阻可变存储元件材料可包括与单元选择装置材料相同的(若干)材料中的一或多者。然而，实施例不限于此。举例来说，电阻可变存储元件材料及单元选
择装置材料可包括不同材料。

[0058] 可通过包含(但不限于)以下各者的各种薄膜技术形成本文中描述的材料：旋涂、毯覆式涂布、化学气相沉积(CVD)(例如低压CVD、等离子增强型化学气相沉积(PECVD))、原
子层沉积(ALD)、等离子增强型ALD、物理气相沉积(PVD)、热分解及/或热生长等。或者，可在
原位生长材料。虽然本文中描述及说明的材料可形成为层，但是材料不限于此且可形成于
其它三维配置中。关于图7A到9C进一步论述制造技术。

[0059] 图6A说明根据本发明的若干实施例的在导电线格栅内的同心存储器单元的位置。图6A展示存储器阵列656的一部分的俯视图。存储器阵列656包含多个第一导电线622(例
如，字线)及布置成垂直于第一导电线622的多个第二导电线624(例如，位线)。

[0060] 举例来说，第一导电线622及第二导电线624可由金属材料、多晶硅材料(例如经掺杂的多晶硅材料)等形成。其它层级的第一导电线622(例如其它层级的字线)可存在于图6A
中展示的层级j中的字线下方。第一导电线622与第二导电线624重叠且借此形成导电线格
栅。

[0061] 可通过(例如)将交替导电材料及绝缘材料的第一堆叠图案化成若干离散堆叠而形成处于若干高度处的第一导电线622。即，可蚀刻交替的导电材料及绝缘材料以在界定第
一导电线的占据面积的导电/绝缘材料的若干堆叠之间(横向)形成沟槽。可使用绝缘材料
(例如电介质)填充因此形成的若干堆叠之间的沟槽，以使特定高度处的第一导电线彼此分
离。

[0062] 每一堆叠可包括多个第一导电线622，第一导电线622通过绝缘材料彼此(垂直)分离且通过用于填充沟槽的绝缘材料与(例如)其它堆叠中的其它第一导电线622(横向)分
离。例如，尤其关于图7A展示一个此堆叠的轮廓视图。

[0063] 可通过在相应第二导电线之间图案化、蚀刻及形成绝缘材料而类似地形成第二导电线624。然而，由于(一次)仅仅在一个高度处形成第二导电线，使得此形成可不涉及交替
的导电及绝缘材料的堆叠。如本文中所使用，导电线的“占据面积”指代在形成时的特定导
电线的轮廓，例如包括第一导电线的堆叠的轮廓。可在后续处理中形成通过第一导电线及
第二导电线的部分的通孔，此可改变导电线的所得边界；然而，在本文中使用术语“占据面
积”以指代(例如)紧接在形成通过第一导电线的通孔之前的第一导电线的原始边界。

[0064] 如图6A中所示，同心存储器单元649(例如关于图5描述的同心存储器单元)可形成在第一导电线622与第二导电线624重叠的位置处。即，同心存储器单元649可形成于第一导
电线622与第二导电线624看似相交的地方。因为第一导电线622及第二导电线624形成在不
同层级处，所以其实际上彼此不相交。一个存储器单元649形成在每一字线‑位线重叠处，例
如形成在多个导电线层级的每一层级处(在图6A中通过j指示)。

[0065] 导电延伸部654实质上正交于第一导电线622及第二导电线624，例如在图6A中导电延伸部654延伸穿过页面。图6A以横截面(以平行于导电线622的平面)展示通过每一第一
导电线622(例如通过相应第一导电线622的中心线)的导电延伸部654。可围绕导电延伸部
654同心地布置存储元件材料652(例如，相变材料(PCM))及单元选择装置材料650(例如，双
向阈值开关(OTS)材料)。虽然图6A展示存储元件材料652布置成与导电延伸部654相邻且单
元选择装置材料650布置成与存储元件材料652同心，但本发明的实施例不限于此，且单元
选择装置材料650可布置成与导电延伸部654相邻，其中存储元件材料652布置成与单元选
择装置材料650同心。

[0066] 如图6A中所示，导电延伸部654还可经布置以从第二导电线624的中心线上的位置延伸。然而，实施例不限于此，且导电延伸部654可耦合到(例如)通过从图6A中展示的定位
稍微改变水平定位而从中心线位置偏移但仍通过第一导电线的中心线的相应第二导电线
624。

[0067] 图6A展示同心存储器单元649定位于每一层级处的第一导电线622的占据面积内(例如，结构的轮廓内)，其中第一导电线622形成于材料的堆叠中。即，导电延伸部654、存储
元件材料652及单元选择装置材料650的横截面全部定位于第一导电线622的占据面积内，
因为这些经同心布置的材料通过形成在多个层级中的每一者处的第一导电线622。在图6A
中展示的切割线A‑A提供对图7A到7C中展示的视图的参考。

[0068] 图6B说明根据本发明的若干实施例的部分处于导电线格栅内的同心存储器单元的位置。图6B展示存储器阵列670的一部分的俯视图。存储器阵列670包含多个第一导电线
622(例如，字线)及布置成垂直于第一导电线622的多个第二导电线624(例如，位线)。其它
层级的第一导电线622(例如，其它层级的字线)可存在于图6B中所展示的层级j中的字线下
方。第一导电线622与第二导电线624重叠且进而形成导电线格栅。

[0069] 如图6B中所示，同心存储器单元672(与关于图5所描述的同心存储器单元在结构上类似但在相对于第一导电线622的位置上不同)可形成在靠近第一导电线622与第二导电
线624重叠的位置处。即，同心存储器单元672可形成在第一导电线622与第二导电线624看
似相交的地方附近(第一导电线622及第二导电线624形成在不同层级处，使得其实际上彼
此不相交)。一个存储器单元672可靠近每一字线‑位线重叠而形成，例如，形成在多个导电
线层级的每一层级处(在图6B中通过j指示)。

[0070] 可围绕导电延伸部654同心布置存储元件材料652及单元选择装置材料650。虽然图6B展示存储元件材料652布置成与导电延伸部654相邻且单元选择装置材料650布置成与
存储元件材料652同心，但本发明的实施例不限于此，且单元选择装置材料650可布置成与
导电延伸部654相邻，其中存储元件材料652布置成与单元选择装置材料650同心。

[0071] 导电延伸部654实质上正交于第一导电线622及第二导电线624，例如在图6B中导电延伸部654延伸穿过页面。图6B以横截面(以平行于导电线622的平面)展示通过每一第一
导电线622的一部分的导电延伸部654、存储元件材料652及单元选择装置材料650，使得这
些经同心布置的材料未被第一导电线622完全包围(例如在每一第一导电线622的层级处封
围)。因而，仅存储元件材料652及/或单元选择装置材料650的圆周的一部分与第一导电线
622接触(在第一导电线622的层级处)。以此方式，在相变中涉及的存储元件材料652的体积
小于存储元件材料652及/或单元选择装置材料650全部通过第一导电线622时的体积。

[0072] 例如如图6B中所示，构成同心存储器单元672的材料可经布置以使得同心存储器单元672的中心线与相应第一导电线622(例如沿着最长尺寸)的边缘对准。即，构成同心存
储器单元672的材料可一半定位于相应第一导电线622的占据面积内且一半定位于所述占
据面积外部。然而，本发明的实施例不限于此，且构成同心存储器单元672的材料可经定位
以使某一部分定位于相应第一导电线622的占据面积内且使剩余部分定位于所述占据面积
外部。

[0073] 通过此布置，仅构成同心存储器单元672的材料的一部分定位于导电延伸部654与第一导电线622之间。因而，减小体积的存储元件材料652有效地用于存储信息。因此，例如
在PCM中形成非晶区域时，编程及/或擦除减小体积的存储元件材料652可需要更少能量。并
且，相对于在导电延伸部654通过(例如)第一导电线622的中心且被第一导电线622完全包
围(例如图6A中所示)的情况中相同宽度的第一导电线622，增大了第一导电线622吸收电流
的有用区段。或者，通过针对每单位长度给定电阻率使用更小的第一导电线622宽度而获得
经减小的有效存储器单元大小；然而，此方法对同心存储器单元672与第一导电线622之间
的未对准更敏感。

[0074] 图6C说明根据本发明的若干实施例在导电线格栅内具有同心加热器材料的同心存储器单元647的位置。图6C展示存储器阵列657的一部分的俯视图。存储器阵列657包含多
个第一导电线622(例如，字线)及布置成垂直于第一导电线622的多个第二导电线624(例
如，位线)。其它层级的第一导电线622(例如，其它层级的字线)可存在于图6C中展示的层级
j中的字线下方。第一导电线622与第二导电线624重叠且进而形成导电线格栅。

[0075] 如图6C中所示，同心存储器单元647(其具有与关于图5所描述的同心存储器单元类似的结构但具有额外同心材料)可形成在第一导电线622与第二导电线624重叠的位置
处。即，同心存储器单元647可形成在第一导电线622与第二导电线624看似相交的地方。然
而，第一导电线622及第二导电线624形成在不同层级处，所以其实际上彼此不相交。一个同
心存储器单元647可靠近每一字线‑位线重叠而形成，例如形成在多个导电线层级的每一层
级处(在图6C中通过j指示)。

[0076] 图6C以横截面展示通过每一第一导电线622(例如，通过相应第一导电线622的中心线)的导电延伸部654。可围绕导电延伸部654同心布置存储元件材料652(例如，相变材料
(PCM))及/或单元选择装置材料650(例如，双向阈值开关(OTS)材料)。可围绕导电延伸部
654、存储元件材料652及/或单元选择装置材料650同心地布置加热器材料645，使得加热器
材料645与存储元件材料652相邻，如图6C中的一个配置所展示。应注意，在图6C中存储元件
材料652及单元选择装置材料650的相对定位与图6A中展示的相对定位(例如，如关于图6A
所论述的替代配置)反向，(使得存储元件材料652经定位成与加热器材料645相邻)。

[0077] 仅包含PCM存储器元件及OTS的同心存储器单元(例如，图6A中展示的同心存储器单元649)的结构可需要相对较高的电流量以在OTS与PCM之间的整个界面处完全形成非晶
区域。对于同心存储器单元649的圆形占据面积，有效体积为大约2πr*tGST*tWL，其中2πr为
垂直导电延伸部654的周长，tGST为PCM材料652的厚度且tWL为第一导电线622的厚度。可以
第一导电线622的增加的电阻为代价通过将第一导电线622制得更薄而减小有效体积。

[0078] 根据本发明的若干实施例，可减小第一导电线622的有效厚度同时通过形成(例如，沉积)与较厚的第一导电线622材料(相对于加热器材料645的厚度来说较厚)相邻的薄
加热器材料645(相对于第一导电线622材料的厚度来说较薄)而将大部分第一导电线622的
总电阻实质上维持于可接受量值。

[0079] 同心存储器单元647可经配置以使得仅较薄的加热器材料645与存储元件材料652及/或单元选择装置材料650接触，其用于使通过第一导电线622的电流集中(funnel)到较
小横截面中，进而增大存储元件材料652中的局部化电流。第一导电线622的相对较厚的轮
廓提供第一导电线622的较低电阻，且在存储元件材料652附近的相对较薄的加热器材料
645减小第一导电线622在同心存储器单元647处的有效横截面积以集中电流。因而，较薄的
加热器材料645有效减小正经受相变的有效体积(因为相对较薄的加热器材料645的厚度)
且可充当可通过焦耳效应进行加热的加热器，因此将更集中的能量及增大的温度提供到相
邻存储元件材料652。虽然在本发明使用术语“加热器材料”以区别其它材料及结构，但本发
明的实施例不限于自身温度增大的加热器材料。即，“加热器材料”既定指定可集中电流以
限制在相变中所涉及的存储元件材料652的体积且此电流集中可增大存储元件材料652的
特定体积中的局部化温度的材料及/或结构。

[0080] 归因于存储元件材料652及/或单元选择装置材料650的同轴布置及体积，本发明的同心存储器单元(例如，图6A中展示的649、图6B中展示的672及图6C中展示的647)的有效
大小与其它存储器单元配置相比可较大。因而，单一同心存储器单元可能并非给定技术节
点的最小大小。然而，制造工艺允许堆叠若干存储器单元层级而不会成比例地增大阵列掩
模计数，这是因为不必针对每一额外层级界定第一导电线622(例如，字线)及第二导电线
624(例如，位线)。

[0081] 虽然图6C展示单元选择装置材料650布置成与导电延伸部654相邻且存储元件材料652布置成与单元选择装置材料650同心，但本发明的实施例不限于此，且可(例如)以反
向顺序布置单元选择装置材料650、存储元件材料652及加热器材料645。

[0082] 如图6C中所示，导电延伸部654也可经布置以垂直延伸穿过第二导电线624的中心线上的位置。然而，实施例不限于此，且导电延伸部654可耦合到(例如)通过从图6C中展示
的定位稍微改变水平定位而从中心线位置偏移同时仍通过第一导电线的中心线的相应第
二导电线624。

[0083] 图6C展示同心存储器单元647定位于每一层级处的第一导电线622的占据面积内，其中第一导电线622形成于材料的堆叠中。即，导电延伸部654、单元选择装置材料650、存储
元件材料652及加热器材料645的横截面全部定位于第一导电线的占据面积内，因为这些经
同心布置的材料通过形成在多个层级中的每一者处的第一导电线622。

[0084] 根据若干实施例，为了改善第一导电线622的导电性且使形成同心存储器单元647的材料通过第一导电线622以便具有被某个层级处的第一导电线622的材料完全包围的横
截面的未对准问题最小化，可形成具有大于可能最小大小的尺寸的第一导电线622，因为存
储元件材料652及单元选择装置材料650比第一导电线622材料更具电阻性。

[0085] 图6C中展示的切割线B‑B提供对图9A到9C中展示的视图的参考。

[0086] 图6D说明根据本发明的若干实施例部分处于导电线格栅内的具有同心加热器材料的同心存储器单元673的位置。图6D展示存储器阵列671的一部分的俯视图。上文关于图
6C描述具有同心加热器材料的同心存储器单元。上文关于图6B描述同心存储器单元与第一
导电线622及第二导电线624的重叠的未对准，使得同心存储器单元以少于全部的同心存储
器单元被特定第一导线622包围的方式与第一导电线622相交。如关于图6D中的同心存储器
单元673所说明，可组合这些特征。以此方式，可同时获得导电线622导电性改善及与减小的
有效体积相关联的减小的编程能量需求。

[0087] 图7A到7C说明根据本发明的若干实施例的用于形成同心存储器单元(例如，图6A中展示的同心存储器单元649)的三维存储器阵列760的简化工艺流程。图7A到7C中展示的
视图是沿着图6A中展示的切割线A‑A。图7A展示在蚀刻停止材料762(例如，衬底材料)上方
形成(例如，沉积)若干交替的绝缘材料748(例如，电介质)及导电材料722(第一导电线由导
电材料722形成)。

[0088] 通孔764(例如，孔)可穿过交替的绝缘材料748及导电材料722而形成(例如，蚀刻)，(例如)在蚀刻停止材料762处停止。通过形成通孔，可移除导电材料722的一部分，使得
第一导电材料722的所得区域可排除在形成通孔时移除的区域。然而，如先前所论述，术语
第一导电材料722的“占据面积”指代恰在形成穿过第一导电材料722的通孔之前第一导电
材料722的边界，例如通孔可全部或部分穿过第一导电线722的占据面积。

[0089] 图7B展示可通过随后形成(例如，沉积)单元选择装置材料750(例如，双向阈值开关(OTS)材料)、存储元件材料752(例如，相变材料(PCM))及导电延伸部材料754(例如，金属
材料)而填充通孔764，使得结果为单元选择装置材料750及存储元件材料752同心围绕导电
延伸部材料754(例如图7B中所示)。如上文所述，可在单元选择装置材料750、存储元件材料
752及/或导电延伸部材料754之前、之后及/或之间形成(例如，沉积)其它材料(例如)以形
成抗材料的相互扩散的粘附层或势垒。

[0090] 图7C展示可例如通过蚀刻及/或化学机械抛光(CMP)在上部(例如，最后)绝缘材料748上方移除单元选择装置材料750、存储元件材料752及导电延伸部材料754以使个别同心
存储器单元749彼此隔离。可在经填充的通孔上方形成第二导电线724(例如，位线)，使得第
二导电线724连通地耦合到导电延伸部材料754。

[0091] 根据若干实施例，可替代地使用自对准蚀刻(例如)通过直接图案化及蚀刻导电延伸部材料754以使单元选择装置材料750及存储元件材料752留在上部绝缘材料748上方及
第二导电线724下方的适当位置中而形成第二导电线724。根据另一实施例，可使用镶嵌工
艺以形成第二导电线724。

[0092] 图8A到8C说明根据本发明的若干实施例的用于形成具有分离的开关装置的同心存储器单元的三维存储器阵列866的简化工艺流程。在图7C中可见，沉积于同心存储器单元
的最外径向位置处的单元选择装置材料750垂直邻接于第一导电线722的不同层级之间。图
8A到8C中展示的工艺流程导致与离散存储器单元相关联且沉积于同心存储器单元的最外
径向位置处的单元选择装置材料在不同层级(对应于不同第一导电线)之间分离。

[0093] 图8A到8C中展示的视图是沿着图6A中展示的切割线A‑A。虽然在此处关于单元选择装置材料描述不同同心存储器单元之间的分离，但可交换单元选择装置材料与存储元件
材料的相对径向位置，使得存储元件材料定位于同心存储器单元的最外径向位置处且存储
元件材料在不同同心存储器单元之间分离。

[0094] 图8A展示在蚀刻停止材料862上方沉积若干交替的绝缘材料848(例如，电介质)及导电材料822。通过形成通孔，可移除导电材料822的一部分，使得第一导电材料822的所得
区域可排除在形成通孔时移除的区域。然而，如先前所论述，术语第一导电材料822的“占据
面积”指代恰在形成穿过第一导电材料822的通孔之前第一导电材料822的边界，例如通孔
可全部或部分穿过第一导电材料822的占据面积。通孔(例如，孔)可经蚀刻穿过交替的绝缘
材料848及导电材料822，(例如)在蚀刻停止材料862处停止(类似于图7A中针对通孔764所
展示的)。在通孔形成期间或之后，使导电材料822凹入以导致图8A中说明的通孔868的配
置。可通过选择性地蚀刻通孔868中的导电材料822的暴露区域(例如通过非定向蚀刻(例
如，湿式蚀刻))而形成导电材料822中的凹槽869。

[0095] 图8B展示沉积到通孔868中其侧壁上的单元选择装置材料855，其填充由构成第一导电线的凹入导电材料822所留下的区域，如所示。

[0096] 图8C展示例如通过定向蚀刻(例如，干式蚀刻)从顶表面(即，上部绝缘材料848上方)及通孔的侧壁移除的单元选择装置材料855。此使单元选择装置材料855仅留在由凹入
导电材料822留下的离散区域中。此后，可如所示般在通孔中形成存储元件材料852(例如，
PCM)及导电延伸部854(例如，金属垂直位线延伸部)材料。根据关于图8A到8C说明的工艺，
单元选择装置材料855仅作为围绕第二导电线的导电延伸部854及存储元件材料852的多个
离散环状结构而形成在第一导电线822的交叉处，借此减小垂直相邻的同心存储器单元867
之间的电泄漏及干扰。可进一步处理存储元件材料852及导电延伸部854材料且在其上方形
成第二导电线(例如，位线)，如关于图7C所述。

[0097] 图9A到9C说明根据本发明的若干实施例的用于形成具有加热器材料的同心存储器单元994的三维存储器阵列980的简化工艺流程。关于图9A到9C展示及描述的形成工艺类
似于关于图8A到8C展示及描述的形成工艺，只是包含了额外的加热器材料。图9A到9C所展
示的视图是沿着图6C中所展示的切割线B‑B。如上文关于图6C类似地论述，同心存储器单元
994的配置包含存储元件材料952及加热器材料945相邻以实现与减小的有效体积相关联的
减小的编程能量需求。

[0098] 图9A展示在蚀刻停止材料982上方沉积若干交替的绝缘材料948(例如电介质)、加热器材料945及导电材料922。通过形成通孔，可移除导电材料922的一部分，使得第一导电
材料922的所得区域可排除在形成通孔时移除的区域。然而，如先前所论述，术语第一导电
材料922的“占据面积”指代恰在形成穿过第一导电材料922的通孔之前第一导电材料922的
边界，例如通孔可全部或部分穿过第一导电材料922的占据面积。通孔990可经蚀刻穿过交
替的绝缘材料948、加热器材料945及导电材料922，(例如)在蚀刻停止材料982处停止。

[0099] 在通孔990形成期间或之后(类似于图8A中针对通孔868所展示的)，可使导电材料922凹入以导致图9A中说明的配置。可通过选择性地蚀刻(例如非定向蚀刻(例如，湿式蚀
刻))通孔中的导电材料922的暴露区域而形成导电材料922中的凹槽969。非定向蚀刻可专
用于导电材料922但不(或较少)专用于加热器材料945(其可为不同于导电材料922的材
料)。

[0100] 可将绝缘材料992沉积到通孔990中(包含沉积到其侧壁上)，从而填充凹槽969，例如由凹入导电材料922(构成第一导电线)留下的区域。注意，此不同于如图8B中所示般将单
元选择装置材料855沉积到凹槽869中。可例如通过定向蚀刻(例如，干式蚀刻)从顶表面
(即，上部绝缘材料948上方)及通孔990的侧壁移除绝缘材料992，此可使绝缘材料992仅留
在凹槽969(例如，由凹入的导电材料822留下的离散区域)中，同时暴露在通孔990的侧壁处
的加热器材料945的一部分，如图9B中所示。

[0101] 根据若干替代实施例，可选择性地氧化导电材料922(形成或不形成凹槽969)以形成绝缘材料992，而非在导电材料922中形成凹槽969、沉积绝缘材料992且蚀刻以移除除凹
槽969中的绝缘材料992以外的全部绝缘材料992。

[0102] 图9C展示可通过随后形成(例如，沉积)例如相变材料(PCM)的存储元件材料952(对应于图6C中所展示的存储元件材料652)、例如双向阈值开关(OTS)材料等单元选择装置
材料950(对应于图6C中所展示的单元选择装置材料650)及例如金属材料等导电延伸部材
料954(对应于图6C中所示的导电延伸部654)而填充通孔990，使得结果为单元选择装置材
料950及存储元件材料952在通孔990内同心围绕导电延伸部材料954，其中存储元件材料
952与加热器材料945相邻。

[0103] 因为使用绝缘材料992填充通过使第一导电线材料922凹入而留下的区域，所以将在第一导电线922中的电流流动全部路由到同心存储器单元附近具有相对较小横截面积的
加热器材料945，进而使电流集中朝向相变中涉及的存储元件材料952的较小体积，如图9C
中在999处所指示。如上文关于图6C详细论述，使用加热器材料945会有效地减小在存储元
件材料952附近的第一导电线922厚度，进而在相变中涉及较小的有效体积，且还增大在加
热器材料945(其归因于焦耳效应进行加热且传递能量(即，升高温度)到存储元件材料952)
中的电流密度。因而，如此命名加热器材料945，因为其可充当加热器。

[0104] 单元选择装置材料952、存储元件材料950及导电延伸部材料954可进一步予以处理，且可在其上方形成第二导电线(例如，位线)，如关于图7C所描述。

[0105] 图9D说明根据本发明的若干实施例的用于形成具有第一导电线(例如，字线)及调解加热器材料的同心存储器单元993的三维存储器阵列981的工艺流程的结果。在关于用于
形成与同心存储器单元相邻的加热器材料的一个工艺考虑图9A到9C之后，通过与图9C中所
示的配置相比考虑图9D中所示的配置，将了解用于形成调解到第一导电线的加热器材料的
替代工艺。

[0106] 可通过在蚀刻停止材料982上方沉积绝缘材料948(例如，电介质)、导电材料985、加热器材料945及导电材料985的若干例项而形成图9D中所示的存储器阵列981的配置。两
个导电材料985构成第一导电线(例如，字线)，在所述第一导电线之间安置有加热器材料
945(例如，调解到第一导电线)。

[0107] 通孔990可经蚀刻穿过绝缘材料948及具有调解的加热器材料的第一导电线(例如，导电材料985、加热器材料945及导电材料985)的若干例项(类似于图8A中针对通孔868
所展示的)。可使用非定向蚀刻(例如，湿式蚀刻)使导电材料985中的每一者凹入，类似于图
9A中所说明的结果，只是每一加热器材料945可具有在加热器材料945上方及下方的相邻导
电材料985中的凹槽969。非定向蚀刻可专用于导电材料985但不(或较少)专用于加热器材
料945(其可为不同于导电材料985的材料)。

[0108] 可将绝缘材料991沉积到通孔中(包含沉积到其侧壁上)，从而填充在延伸超过导电材料985的末端的加热器材料945上方及下方由凹入导电材料985留下的区域。可例如通
过定向蚀刻(例如，干式蚀刻)从顶表面(即，上绝缘材料948上方)及通孔的侧壁移除绝缘材
料991，此可使绝缘材料991仅留在加热器材料945正上方及正下方由凹入导电材料985留下
的离散区域中。

[0109] 可通过随后形成(例如，沉积)存储元件材料952(例如，相变材料(PCM))、单元选择装置材料950(例如，双向阈值开关(OTS)材料)及导电延伸部材料954(例如，金属材料)而填
充所得通孔，使得结果为单元选择装置材料950及存储元件材料950同心围绕导电延伸部材
料954，如图9D中所示。如上文关于图6C详细论述，使用加热器材料945会有效地减小在存储
元件材料952附近的第一导电线922厚度，借此在相变中涉及较小的有效体积，且还增大在
加热器材料945(归因于焦耳效应进行加热且传递能量(即，升高温度)到存储元件材料952)
中的电流密度。因而，如此命名加热器材料945，因为其可充当加热器。

[0110] 在操作期间，将在第一导电线(即，导电材料985)中流动的电流全部路由到在同心存储器单元附近具有相对较小横截面积的加热器材料945，借此使电流集中朝向相变中所
涉及的存储元件材料952的较小体积，如图9D中在997处所指示。可进一步处理单元选择装
置材料950、存储元件材料952及导电延伸部材料954，且可在其上方形成第二导电线(例如，
位线)，如关于图7C所描述。

[0111] 应注意，如关于图9A到9D所述，加热器材料的使用可尤其应用于在第一导电线及第二导电线的重叠内经形成以与第一导电线相交且由所述第一导电线完全包围(例如，图
6C中所说明的位置)的通孔，或应用于经形成而仅与第一导电线的一部分相交(且未由第一
导电线完全包围)(例如，图6D中所说明的位置)的通孔。

[0112] 具有“未对准”的垂直导电延伸部(未与第一导电线相交以便由第一导电线完全包围)的实例实施例有效地减小有效体积，这是因为仅通孔的圆周的一部分(例如，半圆周)与
给定第一导电线(例如，字线)相互作用。具有“未对准”的垂直导电延伸部的实施例还可减
小存储器单元空间，这是因为第一导电线宽度可因其宽度的较小部分受通孔的形成影响而
相对更窄。

[0113] 虽然减小单元选择装置材料(例如，OTS)与存储元件材料(例如，PCM)之间的表面积的量，但可使用此两个材料之间的相对较大电流以非晶化存储元件材料的整个体积。有
效体积为大约2πr*tGST*tWL，其中2πr为存储元件材料在与相邻材料的界面处的周长的(部
分)(其可进一步经调整以用于其中仅圆周的一部分与存储元件材料相互作用的配置)，
tGST为有效存储元件材料厚度且tWL为有效第一导电线(例如，字线)厚度。依照关于图9A到
9D所说明的实施例，可使有效第一导电线厚度减小到加热器材料945的厚度tH，同时维持可
接受的总第一导电线电阻。

[0114] 根据一些实施例，对于每一层面，可平坦地沉积存储元件材料(例如，例如GST的PCM)薄层以便与第一导电线材料连通地耦合，例如类似于图9C中所示的加热器材料配置般
与第一导电线材料直接接触，或类似于图9D中所示的加热器材料配置般夹置于两层第一导
电线材料之间。可通过选择性蚀刻或氧化穿过单元选择装置材料而使终止于通孔的侧壁处
的第一导电线材料凹入及绝缘(如先前关于图9A到9D所述，但其中存储元件材料延伸到垂
直导电延伸部材料(例如图9D中的954))。为清楚起见，所得结构类似于在图9C及9D中所表
示且在上文描述的结构，但具有以下修改：存储元件材料将由对应于图9C及9D中的参考数
字945的部分表示且对应于参考数字952的部分将不存在。

[0115] 根据一些实施例，三维存储器阵列可包含堆叠，所述堆叠包括在若干层级处通过至少绝缘材料而彼此分离的与存储元件材料相邻的多个第一导电线。存储元件材料例如在
其边缘处形成相对于多个第一导电线中的每一者的突出部。至少一个导电延伸部可经布置
以实质上垂直于所述多个第一导电线及相邻存储元件材料而延伸。可在通孔内所述存储元
件材料突出部与所述至少一个导电延伸部之间形成单元选择材料。

[0116] 此实施例可减小总的单元尺寸，因为仅两个材料(例如，单元选择材料及导电延伸部材料)在垂直BL部分中。此实施例还将存储器单元的有效存储元件材料体积限制于第一
导电线与垂直导电延伸部之间，从而使有效存储元件材料体积减小到2πr*tGST*EXTWL，其
中2πr为存储元件材料在与相邻材料的界面处的周长的(部分)(其可进一步经调整以用于
其中仅圆周的一部分与存储元件材料相互作用的配置)，tGST为有效存储元件材料厚度，且
EXTWL为薄存储元件材料(例如GST)从相对较厚的低电阻第一导电线材料的延伸部。

[0117] 虽然在本文中说明及描述特定实施例，但所属领域的一般技术人员将了解，经计算以实现相同结果的布置可取代所展示的特定实施例。本发明既定涵盖本发明的各种实施
例的调适或变动。应了解，上述描述为以说明性方式而非限制性方式做出。所属领域的技术
人员在审阅上述描述后应明白上述实施例的组合及本文未明确描述的其它实施例。本发明
的各种实施例的范围包含其中使用上文结构及方法的其它应用。应参考所附权利要求书连
同此权利要求书所授权的等效物的整个范围来确定本发明的各种实施例的范围。

[0118] 在前述具体实施方式中，为简化本发明的目的将一些特征一起分组在单项实施例中。本发明的此方法不应被解释为反映以下意图：本发明的所揭示实施例必须使用比明确
陈述于每一权利要求中更多的特征。而是，如所附权利要求书反映，发明性标的物在于少于
单个所揭示实施例的全部特征。因此，特此将所附权利要求书并入具体实施方式中，其中每
一权利要求独立地作为单独实施例。