闪速存储器装置

摘要

本发明涉及闪速存储器装置，提供一种制造闪速存储器装置的方法，包括：提供绝缘体上硅(silicon‑on‑insulator；SOI)衬底，尤其是完全耗尽型绝缘体上硅(fully depleted silicon‑on‑insulator；FDSOI)衬底，其包括半导体块体衬底、形成于该半导体块体衬底上的埋置氧化物层以及形成于该埋置氧化物层上的半导体层；以及在该SOI衬底上形成存储器装置。在该SOI衬底上形成该闪速存储器装置包括形成闪速晶体管装置以及读取晶体管装置。

权利要求

1.一种制造闪速存储器装置的方法，包括：提供绝缘体上硅(silicon‑on‑insulator；SOI)衬底，其包括半导体块体衬底、形成于该半导体块体衬底上的埋置氧化物层以及形成于该埋置氧化物层上的半导体层；

在该半导体块体衬底上及该半导体块体衬底中形成闪速晶体管装置；以及在该半导体块体衬底上及该半导体块体衬底中形成读取晶体管装置；

其中，形成该闪速晶体管装置包括自该半导体层的一部分形成浮置栅极、在该浮置栅极上形成绝缘层以及在该绝缘层上形成控制栅极；以及形成该读取晶体管装置包括移除位于该绝缘体上硅衬底的区域中的该半导体层的一部分及该埋置氧化物层的一部分，从而暴露该半导体块体衬底的一部分的表面，在该半导体块体衬底的该暴露表面上形成栅极介电层以及在该栅极介电层上方形成栅极电极。

2.如权利要求1所述的方法，还包括在该浮置栅极的侧壁上形成该绝缘层以及在该绝缘层的侧壁上形成该控制栅极。

3.如权利要求1所述的方法，其中，该绝缘层为氧化物‑氮化物‑氧化物多层。

4.如权利要求1所述的方法，还包括在该绝缘体上硅衬底的逻辑区域中形成额外晶体管装置，以及其中，该额外晶体管装置的栅极电极与该闪速晶体管装置的该控制栅极形成于制造工具的同一制程模块中。

5.如权利要求4所述的方法，其中，该读取晶体管装置的该栅极电极形成于该同一制程模块中。

6.如权利要求1所述的方法，还包括在该半导体块体衬底中形成该闪速晶体管装置的后栅极。

7.如权利要求1所述的方法，还包括通过穿过该埋置氧化物层及该半导体层掺杂该半导体块体衬底来调节该闪速晶体管装置的阈值电压。

8.如权利要求1所述的方法，还包括在移除位于该绝缘体上硅衬底的该区域中的该半导体层的该部分及该埋置氧化物层的该部分之前通过穿过该埋置氧化物层及该半导体层掺杂该半导体块体衬底来调节该读取晶体管装置的阈值电压，或者在移除位于该绝缘体上硅衬底的该区域中的该半导体层的该部分及该埋置氧化物层的该部分之后通过掺杂该半导体块体衬底来调节该读取晶体管装置的阈值电压。

9.一种形成半导体装置的方法，包括：提供绝缘体上硅(SOI)衬底，其包括半导体块体衬底、形成于该半导体块体衬底上的埋置氧化物层以及形成于该埋置氧化物层上的半导体层；

在该绝缘体上硅衬底的第一区域中形成完全耗尽型绝缘体上硅(FDSOI)晶体管装置；

在与该第一区域电性隔离的该绝缘体上硅衬底的第二区域中的该半导体块体衬底上及该半导体块体衬底中形成闪速晶体管装置；以及在该绝缘体上硅衬底的该第二区域中的该半导体块体衬底上及该半导体块体衬底中形成读取晶体管装置；

其中，形成该完全耗尽型绝缘体上硅晶体管装置包括在该半导体层上形成高k栅极介电层以及在该高k栅极介电层上方形成金属栅极层；

其中，形成该闪速晶体管装置包括自该半导体层的一部分形成浮置栅极、在该浮置栅极上形成绝缘层以及在该绝缘层上形成包括金属栅极层的控制栅极；以及其中，形成该读取晶体管装置包括移除位于该绝缘体上硅衬底的区域中的该半导体层的一部分及该埋置氧化物层的一部分，从而暴露该半导体块体衬底的一部分的表面，在该半导体块体衬底的该暴露表面上形成高k栅极介电层以及在该高k栅极介电层上方形成读取栅极电极。

10.如权利要求9所述的方法，其中，该闪速晶体管装置的该控制栅极与该读取晶体管装置的该读取栅极电极的至少其中之一在同一制程步骤中与该完全耗尽型绝缘体上硅晶体管装置的该金属栅极层的该形成同时形成且由与该金属栅极层的材料相同的材料形成。

11.如权利要求9所述的方法，其中，该读取晶体管的该高k介电层与该完全耗尽型绝缘体上硅晶体管装置的该高k介电层的该形成同时形成且由与该完全耗尽型绝缘体上硅晶体管装置的该高k介电层相同的材料形成。

12.如权利要求9所述的方法，还包括在该浮置栅极的侧壁上形成该绝缘层以及在该绝缘层的侧壁上形成该控制栅极。

13.一种包括闪速存储器装置的集成电路产品，其中，该闪速存储器装置包括：绝缘体上硅(SOI)衬底，包括半导体块体衬底、形成于该半导体块体衬底上的埋置氧化物层以及形成于该埋置氧化物层上的半导体层；

闪速晶体管装置，包括由该半导体层的一部分制成的浮置栅极、形成于该浮置栅极上的绝缘层以及形成于该绝缘层上的控制栅极；以及读取晶体管装置，包括形成于该半导体块体衬底上的栅极介电层以及形成于该栅极介电层上方的栅极电极，

其中，在该闪速晶体管装置与该读取晶体管装置之间形成抬升式源/漏区的其中之一，使得该闪速晶体管装置与该读取晶体管装置共用该抬升式源/漏区的该其中之一。

14.如权利要求13所述的集成电路产品，其中，该绝缘层也形成于该浮置栅极的侧壁上且该控制栅极也形成于该绝缘层的侧壁上。

15.如权利要求13所述的集成电路产品，其中，该绝缘层为氧化物‑氮化物‑氧化物多层。

16.如权利要求13所述的集成电路产品，其中，该闪速晶体管装置包括在该半导体块体衬底中形成于该浮置栅极下方的第一掺杂阱区且该读取晶体管装置包括在该半导体块体衬底中形成于该栅极电极下方的第二掺杂阱区，以及其中，该第一掺杂阱区的掺杂不同于该第二掺杂阱区。

17.如权利要求13所述的集成电路产品，其中，该闪速存储器装置位于该绝缘体上硅衬底的第一区域中，以及其中，该集成电路产品还包括位于与该第一区域电性隔离的该绝缘体上硅衬底的第二区域中的完全耗尽型绝缘体上硅晶体管装置；

其中，该完全耗尽型绝缘体上硅晶体管装置包括形成于该半导体层上的高k栅极介电层以及形成于该高k栅极介电层上方的金属栅极层；以及其中，该闪速晶体管装置的该控制栅极与该读取晶体管装置的该读取栅极电极的至少其中之一包括由与该完全耗尽型绝缘体上硅晶体管装置的该金属栅极层相同的材料制成的另一个金属栅极层。

说明书

闪速存储器装置

技术领域

[0001] 本发明通常涉及集成电路及半导体装置领域，尤其涉及闪速存储器装置的制造，尤其涉及在FDSOI(完全耗尽型绝缘体上硅)衬底上制造闪速存储器装置。

背景技术

[0002] 制造例如CPU(中央处理单元)、储存装置、专用集成电路(ASIC；application specific integrated circuit)等先进集成电路需要依据特定的电路布局在给定的芯片
面积上形成大量电路元件。在多种电子电路中，场效应晶体管代表一种重要类型的电路元
件，其实质上确定该集成电路的性能。一般来说，目前实施多种制程技术来形成场效应晶体
管(field effect transistor；FET)，其中，对于许多类型的复杂电路，MOS(金属氧化物半
导体)技术因在操作速度和/或功耗和/或成本效率方面的优越特性而成为目前最有前景的
方法之一。在使用例如CMOS技术制造复杂集成电路期间，在包括结晶半导体层的衬底上形
成数百万个N沟道晶体管和P沟道晶体管。而且，在许多应用中，需要包括晶体管装置的闪速
存储器装置。

[0003] 闪速存储器(例如，FLASH EPROM(闪速可擦除可编程只读存储器)或FLASH EEPROM(闪速电性可擦除可编程只读存储器))是自存储器单元(装置)的阵列形成的半导体装置，
各单元具有浮置栅极晶体管。闪速存储器芯片分为两个主要类型，也就是，具有所谓“NOR”
架构的闪速存储器芯片以及具有所谓“NAND”架构的闪速存储器芯片。可将数据写入该阵列
内的各单元，但以单元块擦除该数据。各浮置栅极晶体管包括源极、漏极、浮置栅极以及控
制栅极。该浮置栅极使用沟道热电子以自该漏极写入并使用隧穿(tunneling)以自该源极
擦除。将该阵列的行中的各单元中的各浮置栅极的源极连接以形成源极线。在嵌入式存储
器解决方案中，存储器单元设于逻辑装置附近，尤其与该逻辑装置一起位于单个(单片)硅
衬底上。闪速存储器装置用于许多应用中，包括手持计算装置、无线电话及数字相机，以及
汽车应用。为使闪速存储器芯片的各存储器元件能够保持其已经编程的物理状态，各存储
器区域必须与其邻近区域隔离，通常通过浅沟槽隔离实现。

[0004] 针对嵌入式存储器单元架构的各种单栅(single gate)及分栅(split gate)解决方案为已知技术。图1出于示例目的显示现有技术的嵌入式超级闪速单元。该单元形成于半
导体衬底11上，在该半导体衬底中形成源/漏区12。该单元包括浮置栅极13、控制栅极14、擦
除栅极15以及由字线形成的选择栅极16。所有栅极都可由多晶硅制成且它们被多层绝缘结
构17覆盖。多层绝缘结构17包括形成于该些栅极的顶部及侧壁上的间隙壁结构的部分。浮
置栅极13形成于浮置栅极氧化物层18上方并通过隧穿氧化物层18a与擦除栅极15隔开，隧
穿氧化物层18a可由与浮置栅极氧化物层18相同的材料形成。控制栅极14与浮置栅极13通
过隔离层19(例如经设置以增强浮置栅极13与控制栅极14之间的电容耦合的氧化物‑氮化
物‑氧化物(oxide‑nitride‑oxide；ONO)层)彼此隔开。

[0005] 不过，尽管可可靠地实现在用氮氧化硅栅极介电质制造场效应晶体管(FET)的背景下的闪速单元集成，但在用于形成FET(且例如包括形成高k金属栅极晶体管装置)的CMOS
技术中的闪速单元的集成仍带来挑战性问题。尤其，在完全耗尽型绝缘体上硅(fully 
depleted silicon‑on‑insulator；FDSOI)互补金属氧化物半导体(complementary metal‑
oxide‑semiconductor；CMOS)制造技术的背景下，非易失性存储器单元共集成作为闪速存
储器单元需要许多额外的沉积及掩膜步骤。

[0006] 图2显示包括块体晶体管装置40及FDSOI晶体管装置50的典型半导体装置或集成电路产品。块体晶体管装置40与FDSOI晶体管装置50通过某些形式的隔离区域60彼此隔离。
块体晶体管装置40形成于半导体块体衬底41上，以在块体衬底41的顶部区域中提供沟道
区。块体晶体管装置40包括多晶硅栅极电极层42、金属栅极电极层43、功函数调整层44以及
栅极介电层45，该栅极介电层例如为高k介电层。而且，块体晶体管装置40包括侧间隙壁46
以及抬升式源/漏区47。

[0007] FDSOI晶体管装置50形成于SOI衬底上，该SOI衬底包括半导体块体衬底51、形成于该半导体块体衬底51上的埋置氧化物层52以及提供FDSOI晶体管装置50的沟道区的半导体
层53。另外，FDSOI晶体管装置50包括多晶硅栅极电极层54、金属栅极电极层55、功函数调整
层56以及栅极介电层57，该栅极介电层例如为高k介电层。在上述层的侧壁形成侧间隙壁58
且通过在半导体层53的表面上外延形成抬升式源/漏区59。制造图2中所示的半导体装置的
流程可就掩膜层的数目、蚀刻制程、注入制程等进行优化。不过，在现有技术中，在此流程中
的闪速存储器装置的制造的集成需要额外的沉积及掩膜步骤，从而显著增加总体制程的复
杂性以及制造成本。

[0008] 针对上述情形，本发明提供一种以(FD)SOI技术形成具有闪速存储器装置的半导体装置的技术，与现有技术相比，其具有数目减少的制程步骤。另外，本发明提供依据本发
明的制造方法形成的包括闪速存储器装置的半导体装置。

发明内容

[0009] 下面提供本发明的简要总结，以提供本发明的一些态样的基本理解。本发明内容并非详尽概述本发明。其并非意图识别本发明的关键或重要元件或划定本发明的范围。其
唯一目的在于提供一些简化形式的概念，作为后面所讨论的更详细说明的前序。

[0010] 一般来说，本文中所揭示的发明主题涉及包括存储器装置(尤其非易失性闪速存储器装置)的半导体装置例如FDSOI半导体装置的制造。由于本文中所揭示的特定制造技
术，该存储器装置的形成可集成于FDSOI制造的流程中。

[0011] 本发明提供一种制造闪速存储器装置的方法，包括：提供绝缘体上硅(SOI)衬底，尤其是完全耗尽型绝缘体上硅(FDSOI)衬底，其包括半导体块体衬底、形成于该半导体块体
衬底上的埋置氧化物层以及形成于该埋置氧化物层上的半导体层；以及在该SOI衬底上形
成存储器装置。在该SOI衬底上形成该闪速存储器装置包括形成闪速晶体管装置及读取晶
体管装置。形成该闪速晶体管装置包括自该半导体层的一部分形成浮置栅极、在该浮置栅
极上形成绝缘层以及在该绝缘层上形成控制栅极(编程/擦除栅极)。形成该读取晶体管装
置包括移除位于该SOI衬底的区域中的该半导体层的一部分及该埋置氧化物层的一部分，
从而暴露该半导体块体衬底的一部分的表面，在该半导体块体衬底的该暴露表面上(直接)
形成栅极介电层以及在该栅极介电层上方形成栅极电极。

[0012] 该闪速存储器装置的形成可集成于FDSOI流程中，在该FDSOI流程中形成多个FET。尤其，该闪速晶体管装置及该读取晶体管装置的该栅极可在用以在该SOI衬底的逻辑区域
中形成高k金属栅极FET的同一制程步骤/制程模块中形成。或者，通过使用额外的栅极制程
模块，该读取晶体管的该栅极可在多晶栅极/非高k金属栅极过程内形成。

[0013] 该绝缘层可额外形成于该浮置栅极的侧壁上且该控制栅极可额外形成于该绝缘层的侧壁上。换句话说，该控制栅极可与该浮置栅极的边缘重叠。由此，可增强通过该边缘
区域的隧穿，因而可加速编程/擦除。

[0014] 而且，本发明提供一种制造半导体装置的方法，包括：提供绝缘体上硅(SOI)衬底，其包括半导体块体衬底、形成于该半导体块体衬底上的埋置氧化物层以及形成于该埋置氧
化物层上的半导体层；在该SOI衬底的第一区域中形成FDSOI晶体管装置；在与该第一区域
电性隔离的该SOI衬底的第二区域中的该半导体块体衬底上及中形成闪速晶体管装置；以
及在该SOI衬底的该第二区域中的该半导体块体衬底上及中形成读取晶体管装置。形成该
FDSOI晶体管装置包括在该半导体层上形成高k栅极介电层以及在该高k栅极介电层上方形
成金属栅极层。形成该闪速晶体管装置包括自该半导体层的一部分形成浮置栅极、在该浮
置栅极上形成绝缘层以及在该绝缘层上形成包括金属栅极层的控制栅极。形成该读取晶体
管装置包括移除位于该SOI衬底的区域中的该半导体层的一部分及该埋置氧化物层的一部
分，从而暴露该半导体块体衬底的一部分的表面，在该半导体块体衬底的该暴露表面上形
成高k栅极介电层以及在该高k栅极介电层上方形成读取栅极电极。

[0015] 另外，本发明提供一种闪速存储器装置，其包括：包括半导体块体衬底、形成于该半导体块体衬底上的埋置氧化物层以及形成于该埋置氧化物层上的半导体层的(FD)SOI衬
底，闪速晶体管装置以及读取晶体管装置。该闪速晶体管装置包括由该半导体层的一部分
制成的浮置栅极、形成于该浮置栅极上的绝缘层以及形成于该绝缘层上的控制栅极(编程/
擦除栅极)。该读取晶体管装置包括形成于栅极介电层上方的栅极电极，该栅极介电层直接
形成于该半导体块体衬底的表面(暴露表面)上。

附图说明

[0016] 参照下面结合附图所作的说明可理解本发明，该些附图中类似的附图标记表示类似的元件，且其中：

[0017] 图1显示现有技术的闪速存储器装置；

[0018] 图2显示包括块体晶体管及FDSOI晶体管的现有技术SOI半导体装置；

[0019] 图3显示依据本发明的一个例子包括闪速晶体管装置及读取晶体管装置的闪速存储器装置；以及

[0020] 图4显示依据本发明的另一个例子包括闪速晶体管装置及读取晶体管装置的闪速存储器装置。

[0021] 尽管本文中所揭示的发明主题容许各种修改及替代形式，但本发明主题的特定实施例以示例方式显示于附图中并在本文中作详细说明。不过，应当理解，本文中有关特定实
施例的说明并非意图将本发明限于所揭示的特定形式，相反，意图涵盖落入由所附权利要
求定义的本发明的精神及范围内的所有修改、等同及替代。

具体实施方式

[0022] 下面说明本发明的各种示例实施例。出于清楚目的，本说明书中没有说明实际实施中的全部特征。当然，应当了解，在任意此类实际实施例的开发中，必须作大量的特定实
施决定以实现开发者的特定目标，例如符合与系统相关及与商业相关的约束条件，该些决
定将因不同实施而异。而且，应当了解，此类开发努力可能复杂而耗时，但其仍然是本领域
的普通技术人员借助本发明所执行的常规程序。

[0023] 现在将参照附图来说明本发明。附图中示意各种结构、系统及装置仅是出于解释目的以及避免使本发明与本领域技术人员已知的细节混淆，但仍包括该些附图以说明并解
释本发明的示例。本文中所使用的词语和词组的意思应当被理解并解释为与相关领域技术
人员对这些词语及词组的理解一致。本文中的术语或词组的连贯使用并不意图暗含特别的
定义，亦即与本领域技术人员所理解的通常惯用意思不同的定义。若术语或词组意图具有
特定意思，亦即不同于本领域技术人员所理解的意思，则此类特别定义会以直接明确地提
供该术语或词组的特定定义的定义方式明确表示于说明书中。

[0024] 如本文中所使用的那样，当提到半导体装置的结构时，出于方便目的可使用空间术语“顶部”、“底部”、“上方”、“下方”、“垂直”、“水平”等。这些参考意图以仅与附图一致的
方式使用，以进行教导目的，并非意图作为半导体装置结构的绝对参考。例如，FET或存储器
装置可以不同于附图中所示方位的任意方式空间取向。当提到附图时，“垂直”用以指与半
导体层表面垂直的方向，而“水平”用以指与半导体层表面平面的方向。“上方”用以指离开
半导体层的垂直方向。位于另一个元件“上方”(“下方”)的元件与该另一个元件相比更远离
(更靠近)半导体层表面。

[0025] 一般来说，本文中说明其中可形成N沟道晶体管及/或P沟道晶体管以及存储器单元的制造技术及半导体装置。该制造技术可集成于CMOS制程中。在完整阅读本申请以后，本
领域的技术人员很容易了解，本方法基本上可应用于各种技术，例如NMOS、PMOS、CMOS等，并
很容易应用于各种装置，包括但不限于逻辑装置、存储器装置、SRAM装置等。本文中所述的
技术及工艺可用以制造MOS集成电路装置，包括NMOS集成电路装置、PMOS集成电路装置以及
CMOS集成电路装置。尤其，本文中所述的制程步骤与形成集成电路(包括平面式及非平面式
集成电路)的栅极结构的任意半导体装置制程结合使用。尽管术语“MOS”通常是指具有金属
栅极电极及氧化物栅极绝缘体的装置，但该术语在全文中用以指包括位于半导体衬底上方
的栅极绝缘体(无论是氧化物还是其它绝缘体)上方的导电栅极电极(无论是金属还是其它
导电材料)的任意半导体装置。

[0026] 一般来说，本发明提供用以在(FD)SOI制程内形成闪速存储器装置的技术。尤其，本发明提供集成于高k介电‑金属(‑多晶)栅极FET的形成流程中的闪速存储器装置的制造
技术。

[0027] 图3显示依据本发明的一个例子包括闪速晶体管装置110及读取晶体管装置120(彼此串联连接)的闪速存储器装置100。读取晶体管装置120经配置以读取闪速晶体管装置
110的状态(1或0)。闪速晶体管装置110与读取晶体管装置120形成于SOI衬底上及SOI衬底
中，该SOI衬底包括半导体块体衬底130、形成于半导体块体衬底130上的埋置氧化物
(buried oxide；BOX)层131以及形成于BOX层131上的半导体层132。半导体层132可包括大
量硅，因为可获得性提高以及最近几十年所开发的制程技术成熟，使得可基于硅批量形成
高集成密度的半导体装置。不过，也可使用任意其它合适的半导体材料，例如含有其它等电
子组分的基于硅的材料，例如锗、碳、硅/锗、硅/碳，其它II‑VI族或III‑V族半导体化合物以
及类似物。

[0028] 该SOI衬底的BOX层131可包括(二)氧化硅或硼硅酸盐玻璃或硼磷硅酸盐玻璃(borophosphosilicate glass；BPSG)。该BOX层可由不同的层组成且该些不同层的其中之
一可包括BPSG或包括硼或磷的SiO2‑化合物。半导体块体衬底130可为闪速晶体管装置110
提供后栅极(back gate)。半导体块体衬底130可包括硅或由硅组成，尤其单晶硅。可使用其
它材料形成该半导体块体衬底，例如锗、硅锗、磷酸镓、砷化镓等。例如，半导体层132的厚度
可在5至20纳米的范围内，尤其5至10纳米，且该BOX层的厚度可在10至50纳米的范围内，尤
其在10至30纳米，更特别在15至25纳米。

[0029] 在形成读取晶体管装置120的区域中移除BOX层31及半导体层132。半导体层132提供闪速晶体管装置110的浮置栅极。在半导体块体衬底130中形成隔离区140，以将闪速晶体
管装置110与读取晶体管装置120电性隔离。通过适当的掺杂物注入在BOX层131及浮置栅极
132下方形成阱150于半导体块体衬底130中，以调节闪速晶体管装置110的阈值电压。类似
地，通过在半导体块体衬底130中适当注入掺杂物形成另一个阱155，以调节读取晶体管装
置120的阈值电压。合适的掺杂物可包括硼、砷及磷种类。

[0030] 另外，闪速晶体管装置110包括形成于浮置栅极132上的绝缘层(隧穿氧化物)111以及形成于绝缘层111上的控制栅极(编程/擦除栅极)112。绝缘层111可在该SOI衬底上方
以氧化物‑氮化物‑氧化物(oxide‑nitride‑oxide；ONO)多层的形式设置，从而增强浮置栅
极132与控制栅极112之间的电容耦合。尽管下面将绝缘层111称为ONO层，但绝缘层111可以
不同方式制作，例如，它可仅由单层氮氧化硅或某些氧化物形成。

[0031] 读取晶体管装置120包括直接形成于半导体块体衬底130上的栅极介电层121以及形成于栅极介电层121上方的栅极电极122。而且，在栅极电极122的侧壁上形成侧间隙壁
123。通过在该栅极的侧壁上依序外延生长或沉积各层并适当蚀刻它们，可以多层形式设置
侧间隙壁123。

[0032] 栅极介电层121可为高k介电层，例如介电常数k>5、k>0或k>13，其可包括过渡金属氧化物，例如氧化铪、二氧化铪及氮氧硅铪的至少其中之一。功函数调整层(图3中未显示)
可形成于该高k介电层上，且可包括氮化钛(TiN)或现有技术中已知的任意其它合适的功函
数调整金属或金属氧化物。

[0033] 闪速晶体管装置110的控制栅极112与读取晶体管装置120的栅极电极122都可包括金属栅极层及/或多晶硅层。该金属栅极层例如包括多个层，其可包括Al、AlN或TiN。尤
其，该金属栅极层可包括功函数调整材料，其包括适当的过渡金属氮化物，例如来自周期表
的4至6族的那些，包括例如氮化钛(TiN)、氮化钽(TaN)、氮化铝钛(TiAlN)、氮化铝钽
(TaAlN)、氮化铌(NbN)、氮化钒(VN)、氮化钨(WN)以及类似物，具有约1至60纳米的厚度，也
就是该功函数调整层可集成于该金属栅极层中。

[0034] 另外，在半导体块体衬底130的表面上可形成抬升式源/漏区160。闪速晶体管装置110与读取晶体管装置120共用抬升式源/漏区160的其中之一。抬升式源/漏区160可通过在
半导体块体衬底130的表面上外延生长半导体材料形成。在该外延生长期间或在完成该生
长制程以后可适当掺杂该半导体材料。

[0035] 可通过接触170电性接触抬升式源/漏区160、闪速晶体管装置110的控制栅极112以及读取晶体管装置120的栅极电极122，该接触170可形成于层间介电质上，该层间介电质
可形成于闪速晶体管装置110及读取晶体管装置120上方。该层间介电质可由氧化物材料制
成，且它可包括二氧化硅。尤其，控制栅极112可通过接触170与字线接触。抬升式源/漏区
160及/或控制栅极112及/或栅极电极122可经硅化以降低接触电阻。

[0036] 制造图3中所示的配置的步骤包括提供SOI衬底，移除位于该SOI衬底的特定区域中的半导体层132及BOX层131，在半导体块体衬底130的暴露表面上形成读取晶体管装置
120的栅极介电质121，以及在栅极介电质121上形成栅极电极122。在所述部分移除半导体
层132及BOX层131之前或以后，可执行注入制程，以形成阱150及155。在浮置栅极132上形成
闪速晶体管装置110的绝缘层111并在绝缘层111上形成控制电极112。这些不同层的所述形
成包括在传统光刻背景下的掩膜及蚀刻步骤。例如，该掩膜可包括包括SiN的硬掩膜层的形
成及构造。SiN硬掩膜可用于部分移除该SOI衬底的半导体层132及BOX层131，以直接在半导
体块体衬底130上形成读取晶体管装置120的栅极介电质121。隔离区140的形成包括在半导
体块体衬底130中蚀刻开口并用例如包括氧化物材料的一些隔离材料填充该开口。

[0037] 闪速晶体管装置110及读取晶体管装置120都可形成为N沟道或P沟道晶体管。在读取操作期间，开启读取晶体管装置120。沟道(形成于半导体块体衬底130中)中的电流依赖
于闪速晶体管装置110的浮置栅极132中所储存的电荷。通过穿过绝缘层111的Fowler‑
Nordheim隧穿实现浮置栅极132的编程及擦除。如果闪速晶体管装置110及读取晶体管装置
120形成为N沟道晶体管，则闪速晶体管装置110可代表零阈值电压装置。在浮置栅极132上
没有负的净电荷的情况下(代表擦除状态)，闪速晶体管装置110的沟道(形成于半导体块体
衬底130中)处于导电状态。此状态可由读取晶体管装置120检测。在浮置栅极132上具有负
的净电荷的情况下，闪速晶体管装置110的阈值电压变为正值。在读取模式下(也就是没有
电压施加于控制栅极112)，读取晶体管装置120检测到较低的电流(代表编程状态)。

[0038] 要注意的是，闪速晶体管装置110的浮置栅极132可被操作为过擦除(over‑erased)，也就是，它可处于带正的净电荷的状态。由此，可放宽关于零阈值电压的要求。依
据另一个替代方案，在该读取模式期间可向控制栅极112施加有限的电压。一样，这可放宽
零电压装置要求。作为另外的选择，在编程及/或擦除及/或读取操作期间可向半导体块体
衬底130施加有限的电压。

[0039] 图4中显示依据本发明的另一个例子的闪速存储器装置200。闪速存储器装置200包括闪速晶体管装置210及读取晶体管装置220(彼此串联连接)。闪速晶体管装置210与读
取晶体管装置220形成于SOI衬底上及SOI衬底中，该SOI衬底包括半导体块体衬底230、形成
于半导体块体衬底230上的埋置氧化物(BOX)层231以及形成于BOX层231上的半导体层232。
闪速晶体管装置210与读取晶体管装置220通过隔离区240电性隔离。分别形成阱250及255
以调节闪速晶体管装置210及读取晶体管220的阈值电压。

[0040] 半导体层232提供闪速晶体管装置210的浮置栅极。在浮置栅极232上形成绝缘层(例如，ONO层)211并在绝缘层211上形成控制栅极212。设置接触270以电性接触电极212、
222。图4中所示的所有元件的材料及尺寸可参照图3中所示的例子如上所述进行选择。

[0041] 图4中所示的配置与图3中所示的配置的不同之处仅在于绝缘层211及控制电极212相对于浮置栅极232的布置。实际上，绝缘层211及控制电极212与浮置栅极232的边缘重
叠且它们形成于浮置栅极232的侧壁上。由此，可改进隧穿并因此可加速控制电极212的编
程/擦除操作。

[0042] 上述制造闪速存储器装置可容易地集成于制造FDSOI半导体装置的流程中(当例如该半导体装置包括图2中所示的块体晶体管及FDSOI晶体管时)。尤其，闪速晶体管装置
110、210的控制电极112、212及读取晶体管装置120、220的栅极电极122、222可形成于用于
在芯片的其它区域中的FET的高k金属栅极制造的同一制程模块中。所有该栅极电极可在同
一制造步骤中由相同的材料形成。在此情况下，仅需要用于形成绝缘层(ONO层)111、211的
额外模块，以在用于制造被用作逻辑控制元件如开关的FET的FDSOI平台上实现闪速晶体管
装置110、210的制造。读取晶体管装置120、220的栅极电极122、222可替代地通过额外的多
晶/非高k金属栅极模块形成。

[0043] 因此，本发明提供用以在FET的(FD)SOI制造流程中集成存储器装置尤其闪速存储器装置的形成的技术，且它还提供包括闪速存储器装置的半导体装置。该闪速存储器装置
可为NOR或NAND闪速存储器单元的部分。与现有技术相比，可显著改进包括存储器单元及逻
辑装置的可靠操作的半导体装置的(FD)SOI制造，因为显著降低了形成该存储器装置所需
的额外沉积及掩膜步骤的数目。尤其，该存储器装置可包括(FD)SOI衬底的半导体层作为浮
置栅极。所揭示的装置适合在先进22纳米技术的背景下生产。

[0044] 由于本发明可以本领域的技术人员借助本文中的教导而明白的不同但等同的方式修改并实施，因此上面所揭示的特定实施例仅为示例性质。例如，可以不同的顺序执行上
述制程步骤。而且，本发明并非意图限于本文中所示的架构或设计的细节，而是如下面的权
利要求所述。因此，显然，可对上面所揭示的特定实施例进行修改或变更，且所有此类变更
落入本发明的范围及精神内。要注意的是，用于说明本说明书以及所附权利要求中的各种
制程或结构的例如“第一”、“第二”、“第三”或者“第四”等术语的使用仅被用作此类步骤/结
构的快捷参考，并不一定意味着按排列顺序执行/形成此类步骤/结构。当然，依据准确的权
利要求语言，可能要求或者不要求此类制程的排列顺序。因此，本发明请求保护的范围如下
面的权利要求所述。