一种MOS器件包括第一锁存器，第一锁存器被配置有一个锁存器反馈F并且被配置为接收锁存器输入I和锁存器时钟C。第一锁存器被配置为输出Q，其中输出Q是CF、IF和的函数，并且锁存器反馈F是输出Q的函数。第一锁存器可以包括串联堆叠的第一晶体管集合，其中第一晶体管集合包括至少五个晶体管。该MOS器件可以进一步包括耦合到第一锁存器的第二锁存器。第二锁存器可以被配置为在扫描模式中作为锁存器并且在功能模式中作为脉冲锁存器。在扫描模式期间，第一锁存器可以操作为主锁存器并且第二锁存器可以操作为从锁存器。
第一锁存器，被配置有一个锁存器反馈F并且被配置为接收锁存器输入I和锁存器时钟C，所述第一锁存器被配置为输出Q，其中所述输出Q是CF、IF和 的函数，并且所述锁存器反馈F是所述输出Q的函数；
其中所述锁存器反馈F在功能上是 并且所述输出Q在功能上是
2.根据权利要求1所述的MOS器件，其中所述第一锁存器包括串联堆叠的第一晶体管集合，所述第一晶体管集合包括至少五个晶体管。
3.根据权利要求2所述的MOS器件，其中所述第一晶体管集合包括至少三个p型MOS(pMOS)晶体管和至少两个n型MOS(nMOS)晶体管。
4.根据权利要求2所述的MOS器件，其中所述第一晶体管集合中的每个晶体管耦合到所述锁存器输入I、所述锁存器时钟C、或反相锁存器时钟 中的一项。
5.根据权利要求2所述的MOS器件，其中所述第一锁存器进一步包括串联堆叠的第二晶体管集合，所述第二晶体管集合包括至少三个晶体管。
6.根据权利要求5所述的MOS器件，其中所述第二晶体管集合包括至少两个p型MOS(pMOS)晶体管和至少一个n型MOS(nMOS)晶体管。
7.根据权利要求5所述的MOS器件，其中所述第二晶体管集合中的每个晶体管耦合到所述锁存器反馈F、或反相锁存器时钟 中的一项。
8.根据权利要求5所述的MOS器件，其中所述第一锁存器进一步包括并联的第三晶体管集合，所述第三晶体管集合与所述第二晶体管集合串联堆叠。
9.根据权利要求8所述的MOS器件，其中所述第三晶体管集合中的每个晶体管耦合到所述锁存器输入I、或所述锁存器时钟C中的一项。
10.根据权利要求1所述的MOS器件，进一步包括耦合到所述第一锁存器的第二锁存器，所述第二锁存器被配置为在扫描模式中作为锁存器并且在功能模式中作为脉冲锁存器。
11.根据权利要求10所述的MOS器件，其中所述第二锁存器被配置为在所述扫描模式中利用扫描时钟被钟控并且在所述功能模式中利用脉冲时钟被钟控，所述脉冲时钟不同于所述扫描时钟。
12.根据权利要求10所述的MOS器件，其中在所述扫描模式期间，所述第一锁存器操作为主锁存器并且所述第二锁存器操作为从锁存器。
13.根据权利要求1所述的MOS器件，其中所述第一锁存器具有至少八个栅格的宽度，所述至少八个栅格包括延伸跨过所述器件的至少八个栅极互连。
14.根据权利要求13所述的MOS器件，其中所述至少八个栅极互连中的至少五个栅极互连中的每个栅极互连在一个p型MOS(pMOS)晶体管与一个n型MOS(nMOS)晶体管之间被共享。
第一锁存器，被配置有一个锁存器反馈F并且被配置为接收锁存器输入I和锁存器时钟C，所述第一锁存器被配置为输出Q，其中所述输出Q是CF、IF和 的函数，并且所述锁存器反馈F是所述输出Q的函数，并且其中所述第一锁存器包括：
第一p型MOS(pMOS)晶体管，具有第一pMOS晶体管源极、第一pMOS晶体管栅极和第一pMOS晶体管漏极，所述第一pMOS晶体管栅极耦合到所述锁存器输入I；
第二pMOS晶体管，具有第二pMOS晶体管源极、第二pMOS晶体管栅极和第二pMOS晶体管漏极，所述第二pMOS晶体管栅极耦合到反相锁存器时钟 所述第二pMOS晶体管源极耦合到所述第一pMOS晶体管源极，所述第二pMOS晶体管漏极耦合到所述第一pMOS晶体管漏极；
第一n型MOS(nMOS)晶体管，具有第一nMOS晶体管源极、第一nMOS晶体管栅极和第一nMOS晶体管漏极，所述第一nMOS晶体管漏极耦合到所述第一pMOS晶体管漏极和所述第二pMOS晶体管漏极；以及第二nMOS晶体管，具有第二nMOS晶体管源极、第二nMOS晶体管栅极和第二nMOS晶体管漏极，所述第二nMOS晶体管漏极耦合到所述第一nMOS晶体管源极，所述第二nMOS晶体管源极耦合到第一电压源，其中所述第一nMOS晶体管栅极耦合到所述锁存器输入I或所述反相锁存器时钟 中的一项，并且所述第二nMOS晶体管栅极耦合到所述锁存器输入I或所述反相锁存器时钟 中的另一项。
16.根据权利要求15所述的MOS器件，其中所述第一锁存器进一步包括：第三pMOS晶体管，具有第三pMOS晶体管源极、第三pMOS晶体管栅极和第三pMOS晶体管漏极，所述第三pMOS晶体管源极耦合到第二电压源；以及第四pMOS晶体管，具有第四pMOS晶体管源极、第四pMOS晶体管栅极和第四pMOS晶体管漏极，所述第四pMOS晶体管源极耦合到所述第三pMOS晶体管漏极，所述第四pMOS晶体管漏极耦合到所述第一pMOS晶体管源极和所述第二pMOS晶体管源极，其中所述第三pMOS晶体管栅极耦合到所述锁存器输入I或所述锁存器时钟C中的一项，并且所述第四pMOS晶体管栅极耦合到所述锁存器输入I或所述锁存器时钟C中的另一项。
17.根据权利要求16所述的MOS器件，其中所述第一锁存器进一步包括：第三nMOS晶体管，具有第三nMOS晶体管源极、第三nMOS晶体管栅极和第三nMOS晶体管漏极，所述第三nMOS晶体管源极耦合到所述第一电压源，所述第三nMOS晶体管栅极耦合到所述锁存器输入I；以及第四nMOS晶体管，具有第四nMOS晶体管源极、第四nMOS晶体管栅极和第四nMOS晶体管漏极，所述第四nMOS晶体管源极耦合到所述第一电压源，所述第四nMOS晶体管漏极耦合到所述第三nMOS晶体管漏极，所述第四nMOS晶体管栅极耦合到所述锁存器时钟C。
18.根据权利要求17所述的MOS器件，其中所述第一锁存器进一步包括：第五pMOS晶体管，具有第五pMOS晶体管源极、第五pMOS晶体管栅极和第五pMOS晶体管漏极，所述第五pMOS晶体管源极耦合到所述第二电压源，所述第五pMOS晶体管漏极耦合到所述第一pMOS晶体管源极和第二pMOS晶体管源极，所述第五pMOS晶体管栅极耦合到所述锁存器反馈F；以及第五nMOS晶体管，具有第五nMOS晶体管源极、第五nMOS晶体管栅极和第五nMOS晶体管漏极，所述第五nMOS晶体管源极耦合到所述第三nMOS晶体管漏极和所述第四nMOS晶体管漏极，所述第五nMOS晶体管漏极耦合到所述第一pMOS晶体管漏极和所述第二pMOS晶体管漏极，所述第五nMOS晶体管栅极耦合到所述锁存器反馈F。
19.根据权利要求18所述的MOS器件，其中所述第一锁存器进一步包括与非门，所述与非门具有第一与非门输入、第二与非门输入和与非门输出，其中：所述第一与非门输入耦合到所述第一pMOS晶体管漏极、所述第二pMOS晶体管漏极、所述第一nMOS晶体管漏极和所述第五nMOS晶体管漏极；
20.根据权利要求18所述的MOS器件，其中所述第一锁存器进一步包括具有反相器输入和反相器输出的反相器，其中：所述反相器输入耦合到所述第一pMOS晶体管漏极、所述第二pMOS晶体管漏极、所述第一nMOS晶体管漏极和所述第五nMOS晶体管漏极；并且所述反相器输出是所述锁存器反馈F。
21.一种金属氧化物半导体(MOS)器件的方法，包括：
在第一锁存器处接收锁存器输入I和锁存器时钟C；以及
在所述第一锁存器处将输出Q和基于所述输出Q的对所述第一锁存器的一个锁存器反馈F输出，所述锁存器反馈F是所述输出Q的函数，所述输出Q是CF、IF和 的函数；
其中所述锁存器反馈F在功能上是 并且所述输出Q在功能上是
22.根据权利要求21所述的方法，其中所述第一锁存器包括串联堆叠的第一晶体管集合，所述第一晶体管集合包括至少五个晶体管。
用于在第一锁存器处接收锁存器输入I和锁存器时钟C的部件；以及
用于在所述第一锁存器处将输出Q和基于所述输出Q的对所述第一锁存器的一个锁存器反馈F输出的部件，所述锁存器反馈F是所述输出Q的函数，所述输出Q是CF、IF和 的函数；
其中所述锁存器反馈F在功能上是 并且所述输出Q在功能上是
24.根据权利要求23所述的MOS器件，其中所述第一锁存器包括串联堆叠的第一晶体管集合，所述第一晶体管集合包括至少五个晶体管。
反馈锁存器电路
[0001] 相关申请的交叉引用
[0002] 本申请要求2015年6月10日提交的题为“COMPACT DESIGN OF SCAN LATCH”的美国专利申请No.14/736,213的权益，其以它的整体通过引用明确并入本文。
技术领域
[0003] 本公开一般地涉及一种扫描锁存器设计，并且更特别地涉及一种扫描锁存器的紧凑设计。
背景技术
[0004] 扫描锁存器可以在扫描模式期间在扫描链中的主/从配置中与功能锁存器一起使用，其中在与自动测试图样生成(ATPG)有关的测试期间(在扫描模式期间)，扫描锁存器是主器件并且功能锁存器是从器件。功能锁存器可能具有不足的保持裕度用于扫描锁存器。当前需要一种扫描锁存器，其避免了在扫描模式期间在主/从配置中使用扫描锁存器和功能锁存器时与功能锁存器的不足保持裕度有关的问题。另外，当前需要更加面积高效的扫描锁存器。
发明内容
[0005] 在本公开的一方面，一种金属氧化物半导体(MOS)器件包括第一锁存器，第一锁存器被配置有一个锁存器反馈F并且被配置为接收锁存器输入I和锁存器时钟C。第一锁存器被配置为输出Q，其中输出Q是CF、IF和 的函数，并且锁存器反馈F是输出Q的函数。锁存器反馈F在功能上可以是 输出Q在功能上可以是 第一锁存器可以包括串联堆叠的第一晶体管集合。第一晶体管集合可以包括至少五个晶体管。
[0006] 在本公开的一方面，一种包括第一锁存器的MOS器件在第一锁存器处接收锁存器输入I和锁存器时钟C。另外，MOS器件在第一锁存器处将输出Q和基于输出Q的对第一锁存器的一个锁存器反馈F输出。锁存器反馈F是输出Q的函数。输出Q是CF、IF和 的函数。锁存器反馈F在功能上可以是 。输出Q在功能上可以是
附图说明
[0007] 图1是图示了主/从配置中的扫描锁存器和功能锁存器的第一配置的示图。
[0008] 图2是图示了主/从配置中的扫描锁存器和功能锁存器的第二配置的示图。
[0009] 图3是图示了用于图2的主/从锁存器配置的第一示例性电路配置的电路图。
[0010] 图4是图示了用于图3的电路配置的示例性布局的布局图。
[0011] 图5是图示了用于扫描锁存器的示例性配置的示图。
[0012] 图6是图示了用于图2的主/从锁存器配置的第二示例性电路配置的电路图。
[0013] 图7是图示了用于图6的电路配置的示例性布局的布局图。
[0014] 图8是与图1、图2、图5、图6和图7中的至少一个图相关联的示例性MOS器件的示例性方法的流程图。
具体实施方式
[0015] 下文关于附图阐述的详细描述旨在作为对各种配置的描述，而不旨在表示本文描述的概念可以被实践的仅有配置。详细描述包括用于提供对各种概念的透彻理解的目的的具体细节。然而，对于本领域的技术人员将明显的是，可以不具有这些具体细节来实践这些概念。在一些情况下，以框图形式示出公知的结构和组件以便避免使这样的概念模糊不清。装置和方法将在以下详细描述中描述并且可以通过各种框、模块、组件、电路、步骤、过程、算法、元件等在附图中图示。
[0016] 图1是图示了主/从配置中的扫描锁存器102和功能锁存器106的第一配置100的示图。扫描锁存器102由扫描时钟sclk钟控并且接收输入qi+1。扫描锁存器102的输出耦合到复用器104的输入(1)。在扫描模式(测试模式)期间，扫描锁存器102的输出在复用器104的移位输入处被选择。在功能模式(操作模式)期间，复用器104的输入(0)处的输入di在移位输入处被选择。因此，在扫描模式期间，扫描锁存器102是操作的，并且在功能模式期间，扫描锁存器102是不操作的。复用器的输出耦合到功能锁存器106。功能锁存器106具有输出qi。扫描时钟sclk和脉冲时钟pclk被复用到功能锁存器106。功能锁存器106在扫描模式期间由扫描时钟sclk钟控，并且在功能模式期间由脉冲时钟pclk钟控。功能锁存器106实施触发器(flip-flop)功能。功能锁存器106在扫描模式期间操作为常规锁存器(触发器)，并且在功能模式期间操作为脉冲锁存器。扫描时钟sclk/脉冲时钟pclk在示图150中被生成。扫描时钟sclk基于时钟clk输入和移位输入通过移位锁存器152和与门154生成。脉冲时钟pclk基于时钟clk输入和时钟使能clk_en输入通过脉冲器(脉冲发生器)156生成。
[0017] 扫描锁存器102可以在扫描链中在主/从配置中与功能锁存器106一起使用，其中在与ATPG有关的测试期间，扫描锁存器102是主器件并且功能锁存器106是从器件。功能锁存器106在扫描模式期间可以操作为锁存器并且在功能模式期间操作为脉冲锁存器。主/从锁存器可以被称为具有寄生扫描锁存器的可扫描脉冲锁存器，或者被称为在扫描路径中具有影子(shadow)锁存器的脉冲锁存器。脉冲锁存器可以相对于常规触发器在性能和功率节省上提供大量优点。由脉冲发生器生成的脉冲窗口应当足够宽以提供良好的写入裕度用于可靠地写入锁存器。然而，如果脉冲窗口太宽，则锁存器将会需要具有大的保持时间。锁存器的大的保持时间要求锁存器内的附加保持逻辑，而导致要求更大面积且消耗更多功率的锁存器。脉冲锁存器还应当具有足够的保持裕度。保持裕度是脉冲锁存器的最小保持时间减去脉冲锁存器的必要保持时间(由于脉冲窗口的宽度)。如果保持裕度不足，则脉冲锁存器中可能发生保持违反。
[0018] 在一些配置中，功能锁存器106可能具有不足的保持裕度。例如，缓冲器可以位于复用器104的输入(1)之前以便减慢去往功能锁存器106的信号。然而，由于与缓冲器相关联的工艺和制造变化，保持裕度问题未被保证在功能锁存器106内被避免。当扫描锁存器102(替代缓冲器)在扫描模式期间在主/从配置中与功能锁存器106一起使用时，功能锁存器106可能具有不足的保持裕度用于扫描锁存器102。减慢扫描锁存器102可以解决功能锁存器106内的不足保持裕度的问题。在一个配置中，扫描锁存器102可以如图5中示出地被实施，以便减慢扫描锁存器102并且避免与功能锁存器106相关联的保持裕度问题。图5的扫描锁存器配置的附加益处在于，这样的扫描锁存器具有面积高效的布局(在下文中关于图7讨论)。
[0019] 图2是图示了主/从配置中的扫描锁存器202和功能锁存器206的第二配置200的示图。第二配置200是第一配置100的替换配置。扫描锁存器202由扫描时钟sclk钟控并且接收输入qi+1。扫描锁存器202的输出耦合到复用器204的输入(1)。复用器204的输出耦合到具有低电平有效控制的三态反相器208。用于三态反相器208的控制耦合到脉冲时钟pclk。三态反相器208在脉冲时钟pclk为低时操作为反相器，并且在脉冲时钟pclk为高时处于高阻抗态(即，关断)。数据输入di耦合到反相器210的输入。反相器210的输出耦合到传输门212。传输门212由脉冲时钟pclk控制。传输门212的输出和三态反相器208的输出被耦合在一起并且耦合到复用器204的输入(0)。传输门212的输出和三态反相器208的输出也耦合到反相器214的输入。反相器214的输出是qi。复用器204和三态反相器208操作为功能锁存器206。
[0020] 在功能模式(操作模式)期间，扫描时钟sclk保持为低，而选择复用器的输入(0)。在功能模式中，功能锁存器206基于脉冲时钟pclk操作为脉冲锁存器。在扫描模式(测试模式)期间，pclk保持为低，并且扫描clk交替地选择复用器204的输入(1)和输入(0)。三态反相器208通过保持pclk为低而被维持接通，并且传输门212断开。扫描时钟sclk/脉冲时钟pclk在示图250中被生成。扫描时钟sclk基于时钟clk输入和移位输入通过移位锁存器252和与门254生成。脉冲时钟pclk基于时钟clk输入、时钟使能clk_en输入和移位输入通过脉冲器(脉冲发生器)256生成。
[0021] 如上文关于图1讨论的，图2的功能锁存器206在扫描模式期间也可能具有与扫描锁存器202有关的保持裕度问题。在一个配置中，扫描锁存器202可以如图5中示出地被实施，以便减慢扫描锁存器202并且避免与功能锁存器206相关联的保持裕度问题。如上文讨论和下文进一步讨论的，图5的扫描锁存器配置的附加益处在于，这样的扫描锁存器具有面积高效的布局(在下文关于图7讨论)。
[0022] 图3是图示了用于图2的主/从锁存器配置的第一示例性电路配置的电路图300。扫描锁存器由302指示。扫描锁存器302对应于扫描锁存器202。扫描锁存器302包括反相器304、传输门306、以及保持器级308。电路图300的剩余部分是功能锁存器206、传输门212、以及反相器210和214。在图3中，nsclk是经反相的sclk，并且npclk是经反相的pclk。
[0023] 图4是图示了用于图3的电路配置的示例性布局的布局图。扫描锁存器由402指示。扫描锁存器402对应于扫描锁存器202/302。扫描锁存器402包括10个扫描器件(晶体管)并且延伸10个栅格。具有复用器件的扫描锁存器402包括14个扫描器件并且延伸13个栅格。对应于电路图300的整个布局具有28个栅格的宽度。注意，具有x个栅格的布局包括以相同间距延伸跨过单元的x个栅极互连(例如，404和其他等间隔的栅极互连)。具体地，假设单元的右侧边界和左侧边界在栅极互连的中间，则具有x个栅格的宽度的单元(例如，标准单元)可以包括单元内的x-1个栅极互连以及在单元的左/右边缘处以相同间距延伸跨过单元的两个半宽度栅极互连。
[0024] 图5是图示了用于扫描锁存器500的示例性配置的示图。如图5中示出的，扫描锁存器500包括或门502、与门504、与门506、或非门508和反相器510。或门502具有耦合到扫描时钟sclk(C)的第一输入和耦合到扫描输入sin(I)的第二输入。或门502的输出耦合到与门504的第一输入。与门506具有耦合到扫描输入sin(I)的第一输入和耦合到反相扫描时钟信号sclk( )的第二输入。与门504的输出耦合到或非门508的第一输入，并且与门506的输出耦合到或非门508的第二输入。或非门508的输出被标记为Q。或非门508的输出Q输入到反相器510。反相器510的输出(标记为锁存器反馈F)耦合到与门504的第二输入。替换地，反相器
510可以由具有移位输入的与非门代替，该移位输入在扫描锁存器500的操作期间被设置为高(参见下文图6的与非门624)。锁存器反馈F在功能上是 其中Q在功能上是
符号“+”是或运算，并且与 相同；“与”运算与 相同。如此，Q在功能上是
[0025] 与F在功能上是 并且Q在功能上是 相一致的其他配置是可能的。例如，或门502和与门504可以被替换为具有输入C和F的第一与门、具有输入I和F的第二与门、以及具有来自第一与门的输出和第二与门的输出的输入的或门。如此，在逻辑上，(C+I)F与CF+IF相同。进一步地，一般而言，AB在逻辑上与 相同，并且A+B与 相同。如此，具有逻辑运算 的与门506可以被替换为具有输入I的反相器、以及接收反相器的输出和扫描时钟sclk(C)作为输入的或非门。
[0026] 扫描锁存器500的真值表在图5中示出。当扫描时钟sclk C为低时，输出Q在扫描输入sin I为低时是高，并且输出Q在扫描输入sin I为高时是低。当扫描时钟sclk C为高时，Q处的值被存储(状态不改变)。扫描锁存器500可以被认为是置位-复位(SR)锁存器，其中当扫描时钟sclk C为低并且扫描输入sin I为低时发生置位，并且当扫描时钟sclk C为低并且扫描输入sin I为高时发生复位。
[0027] 扫描锁存器500慢于典型的锁存器/触发器，并且避免了与对应的功能锁存器内的不足保持裕度有关的问题。具体地，当扫描锁存器102是扫描锁存器500时，功能锁存器106在扫描模式期间较不可能遭遇保持裕度问题。进一步地，当扫描锁存器202是扫描锁存器500时，功能锁存器206在扫描模式期间较不可能遭遇保持裕度问题。如下文关于图7讨论的，扫描锁存器500相比于典型的扫描锁存器还具有更紧凑的布局。
[0028] 图6是图示了用于图2的主/从锁存器配置的第二示例性电路配置的电路图。扫描锁存器500被指示为602。扫描锁存器602包括p型金属氧化物半导体(MOS)(pMOS)晶体管604、606、608、610和612、以及n型MOS(nMOS)晶体管614、616、618、620和622。pMOS晶体管604具有连接到Vdd的源极、连接到扫描时钟sclk(C)的栅极、以及耦合到pMOS晶体管608的源极的漏极。pMOS晶体管608具有连接到扫描输入sin(I)的栅极、以及连接到节点A的漏极。pMOS晶体管610与pMOS晶体管612并联连接，因为pMOS晶体管610的源极和pMOS晶体管612的源极连接在一起且连接到节点A，并且pMOS晶体管610的漏极和pMOS晶体管612的漏极连接在一起且连接到节点B。pMOS晶体管610的栅极连接到扫描输入sin(I)。pMOS晶体管612的栅极连接到反相扫描时钟nsclk pMOS晶体管606具有连接到Vdd的源极、连接到节点A的漏极、以及连接到节点F的栅极。nMOS晶体管614具有连接到节点B的漏极、连接到反相扫描时钟nsclk 的栅极、以及连接到nMOS晶体管618的漏极的源极。nMOS晶体管618具有连接到扫描输入sin(I)的栅极、以及连接到Vss的源极。nMOS晶体管620和nMOS晶体管622并联连接，nMOS晶体管620的源极连接到nMOS晶体管622的源极且连接到Vss，并且nMOS晶体管620的漏极连接到nMOS晶体管622的漏极且连接到节点E。nMOS晶体管620的栅极连接到扫描输入sin(I)。nMOS晶体管622的栅极连接到扫描时钟sclk(C)。nMOS晶体管616具有连接到节点B的漏极、连接到节点E的源极、以及连接到节点F的栅极。节点F是从与非门624输出的反馈路径。当移位输入为高时，与非门624操作为反相器。与非门624可以被替换为反相器，如图5中示出的是被替换为反相器510。在功能模式期间，移位可以被设置为低。使用与非门624而不是反相器510在功能模式期间节省功率。具体地，与非门624在功能模式期间相对于使用反相器510提供大约4％的动态功率节省(假设15％的数据活动率)。
[0029] 关于电路的剩余部分，nMOS晶体管626和pMOS晶体管628基于扫描时钟sclk(C)操作为传输门。传输门626/628在扫描时钟sclk(C)为高时可以开启，并且在扫描时钟sclk(C)为低时可以关断。pMOS晶体管630和nMOS晶体管632操作为反相器，并且是图2的反相器210的组件。nMOS晶体管634和pMOS晶体管636操作为传输门，并且是图2的传输门212的组件。传输门634/636可以在脉冲时钟pclk为高时开启，并且在脉冲时钟pclk为低时为关断。脉冲时钟pclk在扫描模式期间可以保持为低，并且因此传输门634/636在扫描模式期间可以断开。pMOS晶体管654和nMOS晶体管656操作为反相器，并且是图2的反相器214的组件。pMOS晶体管638、640和644、nMOS晶体管646、648和650、以及或非门652用作图2的复用器204和三态反相器208，并且是图2的功能锁存器206的组件。进入或非门652的复位输入在正常操作期间保持为低。当复位被设置为高时，或非门652的输出为低，并且在扫描时钟sclk(C)和脉冲时钟pclk两者都变低时，功能锁存器中的节点G被设置为高，并且输出O被设置为低。
[0030] 图7是图示了用于图6的电路配置的示例性布局的布局图。扫描锁存器由702指示。扫描锁存器702对应于扫描锁存器202/602。扫描锁存器702包括14个扫描器件(晶体管)并且延伸9个栅格。具有传输门626/628的扫描锁存器702包括16个扫描器件。对应于电路图
600的整个布局具有24个栅格的宽度。如上文讨论的，具有x个栅格的布局包括以相同间距延伸跨过单元的x个栅极互连(例如，704和其他等间隔的栅极互连)。如果与非门624被替换为反相器(参见图5的510)，则扫描锁存器702将包括12个扫描器件且将延伸8个栅格，并且整个布局将延伸23个栅格。如此，尽管扫描锁存器602包括比扫描锁存器402更多的晶体管，但是扫描锁存器602具有比扫描锁存器402更紧凑的布局。扫描锁存器402的较不紧凑的布局是由于与扫描锁存器402中的传输门306和保持器级308相关联的交替的栅极连接。包括寄生扫描锁存器602和与非门624的脉冲锁存器的整个布局，相对于包括寄生扫描锁存器
402的脉冲锁存器的整个布局，具有大约15％的面积节省(24个栅格/28个栅格)，并且由于
15％的面积减小而提供大约10％的泄漏电流节省。包括寄生扫描锁存器602和反相器510以替代与非门624的脉冲锁存器的整个布局，相对于包括寄生扫描锁存器402的脉冲锁存器的整个布局，提供大约18％(23个栅格/28个栅格)面积节省，但是在功能模式期间没有提供具有与非门624的扫描锁存器602提供的大约4％的动态功率节省。因此，如上文讨论的，扫描锁存器602/500通过比典型/传统的锁存器/触发器慢，而避免了与对应的功能锁存器内的不足保持裕度有关的问题。进一步地，扫描锁存器602/500具有比扫描锁存器402/302减小的面积占用空间，并且由于面积减小而提供泄漏电流节省。
[0031] 再次参考图5和图6，MOS器件包括第一锁存器，第一锁存器被配置有一个锁存器反馈F并且被配置为接收锁存器输入I和锁存器时钟C。第一锁存器被配置为输出Q，其中输出Q是CF、IF和 的函数，并且锁存器反馈F是输出Q的函数。例如，如图5中示出的，锁存器反馈F在功能上是 并且输出Q在功能上是 如上文讨论的，(C+I)F与CF+IF是相同的。如此，扫描锁存器500是CF、IF和 的函数。
[0032] 在一个配置中，第一锁存器包括串联堆叠的第一晶体管集合，并且第一晶体管集合包括至少五个晶体管。例如，如图6中示出的，第一晶体管集合包括pMOS晶体管604、608和610，并且包括nMOS晶体管614和618。pMOS/nMOS晶体管604、608、610、614和618串联堆叠。在一个配置中，第一晶体管集合包括至少三个pMOS晶体管(604、608、610)和至少两个nMOS晶体管(614、618)。这些晶体管的堆叠可以提供一些布局益处以用于减小布局的面积/占用空间。在一个配置中，第一晶体管集合中的每个晶体管耦合到锁存器输入I、锁存器时钟C、或反相锁存器时钟 之一。例如，pMOS晶体管604耦合到扫描时钟sclk C，pMOS晶体管608耦合到扫描输入I，pMOS晶体管610耦合到扫描输入I，nMOS晶体管614耦合到反相扫描时钟nsclk，并且nMOS晶体管618耦合到扫描输入I。在一个配置中，第一锁存器进一步包括串联堆叠的第二晶体管集合。第二晶体管集合包括至少三个晶体管。例如，pMOS晶体管606、pMOS晶体管612和nMOS晶体管616串联堆叠。第二晶体管集合包括至少两个pMOS晶体管(606、612)和至少一个nMOS晶体管(616)。这些晶体管的堆叠可以提供一些布局益处以用于减小布局的面积/占用空间。在一个配置中，第二晶体管集合中的每个晶体管耦合到锁存器反馈F或反相锁存器时钟 之一。例如，pMOS晶体管606耦合到锁存器反馈F，pMOS晶体管612耦合到反相扫描时钟nsclk 并且nMOS晶体管616耦合到锁存器反馈F。在一个配置中，第一锁存器进一步包括并联的第三晶体管集合。第三晶体管集合与第二晶体管集合串联堆叠。例如，第三晶体管集合包括并联连接的nMOS晶体管620和622。nMOS晶体管620和622与第二晶体管集合
606、612、616串联堆叠。第二和第三晶体管集合的堆叠可以提供一些布局益处以用于减小布局的面积/占用空间。在一个配置中，第三晶体管集合中的每个晶体管耦合到锁存器输入I或锁存器时钟C之一。例如，nMOS晶体管620耦合到扫描输入sin I，并且nMOS晶体管622耦合到扫描时钟sclk C。
[0033] 在一个配置中，第一锁存器包括第一pMOS晶体管610，第一pMOS晶体管610具有第一pMOS晶体管源极、第一pMOS晶体管栅极、以及第一pMOS晶体管漏极。第一pMOS晶体管栅极耦合到锁存器输入I。第一锁存器包括第二pMOS晶体管612，第二pMOS晶体管612具有第二pMOS晶体管源极、第二pMOS晶体管栅极、以及第二pMOS晶体管漏极。第二pMOS晶体管栅极耦合到反相锁存器时钟 第二pMOS晶体管源极在节点A处耦合到第一pMOS晶体管源极。第二pMOS晶体管漏极在节点B处耦合到第一pMOS晶体管漏极。第一锁存器包括第一nMOS晶体管614，第一nMOS晶体管614具有第一nMOS晶体管源极、第一nMOS晶体管栅极、以及第一nMOS晶体管漏极。第一nMOS晶体管漏极在节点B处耦合到第一pMOS晶体管漏极和第二pMOS晶体管漏极。第一锁存器包括第二nMOS晶体管618，第二nMOS晶体管618具有第二nMOS晶体管源极、第二nMOS晶体管栅极、以及第二nMOS晶体管漏极。第二nMOS晶体管漏极耦合到第一nMOS晶体管源极。第二nMOS晶体管源极耦合到第一电压源Vss。第一nMOS晶体管栅极耦合到锁存器输入I或反相锁存器时钟 中的一个，并且第二nMOS晶体管栅极耦合到锁存器输入I或反相锁存器时钟 中的另一个。如图6中示出的，第一nMOS晶体管栅极耦合到反相锁存器时钟并且第二nMOS晶体管栅极耦合到锁存器输入I。然而，替换地，第一nMOS晶体管栅极可以耦合到锁存器输入I，并且第二nMOS晶体管栅极可以耦合到反相锁存器时钟
[0034] 在一个配置中，第一锁存器进一步包括第三pMOS晶体管604，第三pMOS晶体管604具有第三pMOS晶体管源极、第三pMOS晶体管栅极、以及第三pMOS晶体管漏极。第三pMOS晶体管源极耦合到第二电压源Vdd。第一锁存器进一步包括第四pMOS晶体管608，第四pMOS晶体管608具有第四pMOS晶体管源极、第四pMOS晶体管栅极、以及第四pMOS晶体管漏极。第四pMOS晶体管源极耦合到第三pMOS晶体管漏极。第四pMOS晶体管漏极在节点A处耦合到第一pMOS晶体管源极和第二pMOS晶体管源极。第三pMOS晶体管栅极耦合到锁存器输入I或锁存器时钟C中的一个，并且第四pMOS晶体管栅极耦合到锁存器输入I或锁存器时钟C中的另一个。如图6中示出的，第三pMOS晶体管栅极耦合到锁存器时钟C，并且第四pMOS晶体管栅极耦合到锁存器输入I。然而，替换地，第三pMOS晶体管栅极可以耦合到锁存器输入I，并且第四pMOS晶体管栅极可以耦合到锁存器时钟C。
[0035] 在一个配置中，第一锁存器进一步包括第三nMOS晶体管620，第三nMOS晶体管620具有第三nMOS晶体管源极、第三nMOS晶体管栅极、以及第三nMOS晶体管漏极。第三nMOS晶体管源极耦合到第一电压源Vss。第三nMOS晶体管栅极耦合到锁存器输入I。第一锁存器进一步包括第四nMOS晶体管622，第四nMOS晶体管622具有第四nMOS晶体管源极、第四nMOS晶体管栅极、以及第四nMOS晶体管漏极。第四nMOS晶体管源极耦合到第一电压源Vss。第四nMOS晶体管漏极在节点E处耦合到第三nMOS晶体管漏极。第四nMOS晶体管栅极耦合到锁存器时钟C。
[0036] 在一个配置中，第一锁存器进一步包括第五pMOS晶体管606，第五pMOS晶体管606具有第五pMOS晶体管源极、第五pMOS晶体管栅极、以及第五pMOS晶体管漏极。第五pMOS晶体管源极耦合到第二电压源Vdd。第五pMOS晶体管漏极在节点A处耦合到第一pMOS晶体管源极和第二pMOS晶体管源极。第五pMOS晶体管栅极耦合到锁存器反馈F。第一锁存器进一步包括第五nMOS晶体管616，第五nMOS晶体管616具有第五nMOS晶体管源极、第五nMOS晶体管栅极、以及第五nMOS晶体管漏极。第五nMOS晶体管源极在节点E处耦合到第三nMOS晶体管漏极和第四nMOS晶体管漏极。第五nMOS晶体管漏极在节点B处耦合到第一pMOS晶体管漏极和第二pMOS晶体管漏极。第五nMOS晶体管栅极耦合到锁存器反馈F。
[0037] 在一个配置中，第一锁存器进一步包括与非门624，与非门624具有第一与非门输入、第二与非门输入、以及与非门输出。第一与非门输入在节点B处耦合到第一pMOS晶体管漏极、第二pMOS晶体管漏极、第一nMOS晶体管漏极、以及第五nMOS晶体管漏极。第二与非门输入耦合到移位输入。与非门输出是锁存器反馈F。替换地，在一个配置中，第一锁存器进一步包括具有反相器输入和反相器输出的反相器510。反相器输入在节点B处耦合到第一pMOS晶体管漏极、第二pMOS晶体管漏极、第一nMOS晶体管漏极、以及第五nMOS晶体管漏极。反相器输出是锁存器反馈F。
[0038] 在一个配置中，MOS器件进一步包括第二锁存器(例如，106、206和功能锁存器206的图6中的组件)。第二锁存器被配置为在扫描模式中作为锁存器并且在功能模式中作为脉冲锁存器。第二锁存器被配置为在扫描模式中利用扫描时钟sclk被钟控并且在功能模式中利用脉冲时钟pclk被钟控。脉冲时钟pclk不同于扫描时钟sclk。在一个配置中，在扫描模式期间，第一锁存器操作为主锁存器并且第二锁存器操作为从锁存器。在一个配置中，第一锁存器具有至少八个栅格的宽度，包括延伸跨过器件的至少八个栅极互连。例如，当锁存器602包括与非门624时，第一锁存器602可以具有九个栅格的宽度，并且当锁存器602在反馈路径中对于F包括反相器(例如，510)以替代与非门624时，第一锁存器602可以具有八个栅格的宽度。在一个配置中，至少八个栅极互连中的至少五个栅极互连中的每个在一个pMOS晶体管与一个nMOS晶体管之间被共享。例如，pMOS晶体管604和nMOS晶体管622可以共享相同的栅极互连，并且pMOS晶体管612和nMOS晶体管614可以共享相同的栅极互连。作为另一示例，pMOS晶体管608可以与nMOS晶体管618或nMOS晶体管620中的一个共享栅极互连，并且pMOS晶体管610可以与nMOS晶体管618或nMOS晶体管620中的另一个共享栅极互连。
[0039] 图8是与图1、图2、图5、图6和图7中的至少一个图相关联的示例性MOS器件的示例性方法的流程图。在802处，MOS器件在第一锁存器处接收锁存器输入I和锁存器时钟C。在804处，MOS器件在第一锁存器处将输出Q和基于输出Q的对第一锁存器的一个锁存器反馈F输出。锁存器反馈F是输出Q的函数。输出Q是CF、IF和 的函数。锁存器反馈F在功能上可以是 输出Q在功能上可以是 如上文关于图6讨论的，第一锁存器可以包括串
联堆叠的第一晶体管集合604、608、610、614、618，其中第一晶体管集合包括至少五个晶体管。参考图1、图2，输出Q可以被输出至耦合到第一锁存器102/202的第二锁存器106/206。第二锁存器106/206被配置为在扫描模式中作为锁存器并且在功能模式中作为脉冲锁存器。
[0040] 在一个配置中，MOS器件包括用于在第一锁存器处接收锁存器输入I和锁存器时钟C的部件。另外，MOS器件包括用于在第一锁存器处将输出Q和基于输出Q的对第一锁存器的一个锁存器反馈F输出的部件。锁存器反馈F是输出Q的函数。输出Q是CF、IF和 的函数。例如，参考图5，或门502接收锁存器输入I和锁存器时钟C。另外，或非门508将输出Q输出，并且反相器510基于输出Q向第一锁存器500输出一个锁存器反馈F。在第一锁存器500中，锁存器反馈F是输出Q的函数，并且输出Q是CF、IF和 的函数。具体地，如上文讨论的，锁存器反馈F在功能上是 并且输出Q在功能上是 如上文讨论的，与反馈F在功能上是并且输出Q在功能上是 相一致的锁存器500的不同配置是可能的。
[0041] 要理解，所公开的过程中的步骤的具体顺序或层次是示例性方法的说明。基于设计偏好，要理解可以重新布置过程中的步骤的具体顺序或层次。进一步地，可以组合或省略一些步骤。所附方法权利要求以样本顺序提出了各种步骤的元素，并且不旨在限于所提出的具体顺序或层次。
[0042] 在前的描述被提供以使得本领域的任何技术人员能够实践本文描述的各种方面。对这些方面的各种修改对本领域的技术人员将容易是明显的，并且本文定义的一般原理可以应用到其他方面。因此，权利要求不旨在限于本文示出的方面，而是要符合与语言权利要求相一致的完全范围，其中以单数对元件的引用不旨在意指“一个且仅一个”，除非特别地如此陈述，而是“一个或多个”。本文使用词语“示例性”来意指“用作示例、实例或说明”。本文描述为“示例性”的任何方面不一定被解释为相对于其他方面是优选的或有利的。除非特别地另有陈述，否则术语“一些”是指一个或多个。诸如“A、B或C中的至少一个”、“A、B和C中的至少一个”以及“A、B、C或它们的任何组合”等组合包括A、B和/或C的任何组合，并且可以包括多个A、多个B、或多个C。具体地，诸如“A、B或C中的至少一个”、“A、B和C中的至少一个”、以及“A、B、C或它们的任何组合”等组合可以是仅A、仅B、仅C、A和B、A和C、B和C、或A和B和C，其中任何这样的组合可以包含A、B或C中的一个或多个成员或多个成员。术语“连接”意指“直接连接”。术语“耦合”意指通过其他元件“连接”或“间接连接”。本领域的普通技术人员已知的或以后将会知道的、贯穿本公开所描述的各种方面的元素的所有结构性和功能性等价物明确地通过引用并入本文，并且旨在由权利要求涵盖。此外，本文公开的任何内容不旨在贡献给公众，不管这样的公开是否在权利要求中明确记载。任何权利要求元素不被解释为部件加功能，除非使用短语“用于……的部件”明确地记载该元素。
