基于FPGA的嵌入式列车线束检测装置

摘要

本发明提供了一种基于FPGA的嵌入式列车线束检测装置，包括主处理单元、输出板以及输入板，主处理单元通过总线与输出板以及输入板连接；输出板包括第一缓冲器、第一FPGA、驱动电路以及第一线束接口，输入板包括第二线束接口、检测电路、第二FPGA以及第二缓冲器；主处理单元通过总线分别与第一缓冲器以及第二缓冲器连接，第一FPGA与第二FPGA分别与第一缓冲器以及第二缓冲器连接，实现IO口扩展，驱动电路与第一FPGA连接，检测电路与第二FPGA连接，第一线束接口与第二线束接口分别与驱动电路以及检测电路连接，提供与被测线束连接的接口。本发明硬件简单，采用FPGA实现IO口的扩展，以适用于不同点数的线束。

权利要求

1.一种基于FPGA的嵌入式列车线束检测装置，其特征在于，包括：主处理单元、输出板以及输入板，所述主处理单元通过总线与所述输出板以及所述输入板连接；

所述输出板包括：第一缓冲器、第一FPGA、驱动电路以及第一线束接口，所述输入板包括：第二线束接口、检测电路、第二FPGA以及第二缓冲器；

所述主处理单元通过总线分别与所述第一缓冲器以及所述第二缓冲器连接，所述第一FPGA与所述第一缓冲器连接，所述第二FPGA与所述第二缓冲器连接，实现IO口扩展，所述驱动电路与所述第一FPGA连接，所述检测电路与所述第二FPGA连接，所述第一线束接口与所述驱动电路连接，所述第二线束接口与所述检测电路连接，提供与被测线束连接的接口。

2.根据权利要求1所述的基于FPGA的嵌入式列车线束检测装置，其特征在于，所述驱动电路包括驱动器以及电阻R7，所述电阻R7连接在所述驱动器与被测线束之间。

3.根据权利要求1所述的基于FPGA的嵌入式列车线束检测装置，其特征在于，所述检测电路包括电阻R1以及运放比较器，被测线束通过所述电阻R1获得上拉电源并与所述运放比较器连接。

4.根据权利要求3所述的基于FPGA的嵌入式列车线束检测装置，其特征在于，所述上拉电源为24V。

5.根据权利要求4所述的基于FPGA的嵌入式列车线束检测装置，其特征在于，所述运放比较器的参考电压为2.5V。

6.根据权利要求1所述的基于FPGA的嵌入式列车线束检测装置，其特征在于，所述输出板以及输入板的数量为至少一个。

7.根据权利要求1所述的基于FPGA的嵌入式列车线束检测装置，其特征在于，多个输出板或者多个输入板之间级联。

8.根据权利要求1所述的基于FPGA的嵌入式列车线束检测装置，其特征在于，所述主处理单元包括通讯接口，通过所述通讯接口与PC机连接。

9.根据权利要求1所述的基于FPGA的嵌入式列车线束检测装置，其特征在于，还包括电源模块，所述电源模块连接在所述总线上。

说明书

基于FPGA的嵌入式列车线束检测装置

技术领域

[0001] 本发明涉及轨道车辆检测技术领域，具体地，涉及基于FPGA的嵌入式列车线束检测装置。

背景技术

[0002] 随着列车设备的不断老化，导致列车故障频发，严重制约着轨道交通的安全、高效运行。其中线束质量，也是影响列车安全运营的关键因素之一。为了预防线束老化破损造成的列车运营故障，故需在列车架大修过程中对老化破损线束进行提前更换。

[0003] 为了保证线束的安全可靠使用，必须按产品标准对其进行严格的工艺筛选和功能筛选，以便及时发现接触不良(断路、瞬断)，绝缘不良(短路)及装配错误等不合格的失效产品。因此对线束的通断进行自动化检测是一项十分必要的技术措施。目前这种线束测试仪主要应用于汽车内部线束测试，而且仪器价格较贵，限制了它在轨道交通领域的推广应用。

[0004] 由于列车上电气设备多，加上空间及成本的影响，导致列车上线束和接点数量庞大。对于这样复杂的线束网络，如果采用常规的单片机进行测试，则所需要的I/O口太多。如果采用I/O口扩展芯片来扩展I/O口，则会使整个系统的硬件电路变得很庞大，软件编程复杂，程序运行慢。

发明内容

[0005] 针对现有技术中的缺陷，本发明的目的是提供一种基于FPGA的嵌入式列车线束检测装置。

[0006] 根据本发明提供的一种基于FPGA的嵌入式列车线束检测装置，包括：主处理单元、输出板以及输入板，所述主处理单元通过总线与所述输出板以及所述输入板连接；

[0007] 所述输出板包括：第一缓冲器、第一FPGA、驱动电路以及第一线束接口，所述输入板包括：第二线束接口、检测电路、第二FPGA以及第二缓冲器；

[0008] 所述主处理单元通过总线分别与所述第一缓冲器以及所述第二缓冲器连接，所述第一FPGA与所述第二FPGA分别与所述第一缓冲器以及所述第二缓冲器连接，实现IO口扩展，所述驱动电路与所述第一FPGA连接，所述检测电路与所述第二FPGA连接，所述第一线束接口与所述第二线束接口分别与所述驱动电路以及所述检测电路连接，提供与被测线束连接的接口。

[0009] 优选的，所述驱动电路包括驱动器以及电阻R7，所述电阻R7连接在所述驱动器与被测线束之间。

[0010] 优选的，所述检测电路包括电阻R1以及运放比较器，被测线束通过所述电阻R1获得上拉电源并与所述运放比较器连接。

[0011] 优选的，所述上拉电源为24V。

[0012] 优选的，所述运放比较器的参考电压为2.5V。

[0013] 优选的，所述输出板以及输入板的数量为至少一个。

[0014] 优选的，多个输出板或者多个输入板之间级联。

[0015] 优选的，所述主处理单元包括通讯接口，通过所述通讯接口与PC机连接。

[0016] 优选的，还包括电源模块，所述电源模块连接在所述总线上。

[0017] 与现有技术相比，本发明具有如下的有益效果：

[0018] 系统硬件电路变得简单，运行可靠，操作简单，采用FPGA实现I/O口的扩展易于进行功能扩展以适用于不同点数的线束。

附图说明

[0019] 通过阅读参照以下附图对非限制性实施例所作的详细描述，本发明的其它特征、目的和优点将会变得更明显：

[0020] 图1为本发明基于FPGA的嵌入式列车线束检测装置的结构框图；

[0021] 图2为驱动电路的电路图；

[0022] 图3为检测电路的电路图；

[0023] 图4为输出板FPGA的逻辑框图；

[0024] 图5位输入板FPGA的逻辑框图。

具体实施方式

[0025] 下面结合具体实施例对本发明进行详细说明。以下实施例将有助于本领域的技术人员进一步理解本发明，但不以任何形式限制本发明。应当指出的是，对本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变化和改进。这些都属于本发明的保护范围。

[0026] 如图1所示，本实施例提供的一种基于FPGA的嵌入式列车线束检测装置主要包括：主处理单元1、输出板2以及输入板3。主处理单元1、输出板2以及输入板3之间采用通用标准接口，通过总线4连接。主处理单元1可采用16位ARM微控制器。

[0027] 输出板2包括：第一缓冲器201、第一FPGA202、驱动电路203以及第一线束接口204，输入板3包括：第二线束接口304、检测电路303、第二FPGA302以及第二缓冲器301。主处理单元1通过总线4分别与第一缓冲器201以及第二缓冲器301连接，第一FPGA202与第二FPGA302分别与第一缓冲器201以及第二缓冲器301连接，实现IO口扩展，驱动电路203与第一FPGA202连接，检测电路303与第二FPGA302连接，第一线束接口204与第二线束接口304分别与驱动电路203以及检测电路303连接，提供与被测线束5连接的接口。具体的，通过FPGA可实现IO口扩展到48路输出驱动和48路输入检测。

[0028] 主处理单元1上包括通讯接口101，通过通讯接口101与PC机7连接，接收来自PC机7的指令，以及将检测结果反馈给PC机7。

[0029] 嵌入式列车线束检测装置还包括电源模块6，电源模块6连接在总线4上，为主处理单元1、输出板2以及输入板3进行供电。输出板2以及输入板3的数量可以是一个，也可以是两个甚至多个，多个输出板2以及输入板3可以采用级联的方式进行连接。

[0030] 主处理单元1接收来自PC机7的检测指令及测试数据，控制输出板2中的第一缓冲器201的使能信号，通过数据总线及第一FPGA 202依次选通48路驱动电路203其中的一个回路，驱动电路203输出低电平，驱动电路203通过连接线束5拉低输入板3中检测电路303的电平，主处理单元1控制输入板3中的第二缓冲器301的使能信号，通过数据总线及第二FPGA 302采集48路检测电路303的电平状态，主处理单元1将采集数据与测试数据进行比较，判断出被测线束5的连通断开状态，然后将检测结果反馈到PC机7。

[0031] 如图2所示，驱动电路包括驱动器以及电阻R7，输出方式采用集电极开路输出，电阻R7连接在驱动器与被测线束之间。通过主处理单元1控制信号负责选通哪一条通路，选通以后，该线路电压拉低，而未选通线路由电阻R6提供5V上拉电源，此时电阻R7上不会产生电流，大大降低系统功耗。

[0032] 如图3所示，检测电路包括电阻R1以及运放比较器，被测线束通过电阻R1获得上拉电源并与运放比较器连接，有效降低长线束阻抗导致的压降影响。上拉电源为24V，通过电阻R1与电阻R4分压，稳压管D1稳压到5V，运放比较器的参考电压为2.5V。输入检测电路通过运放比较器实现，通过电阻R2、R3进行限流，与2.5V参考电压进行比较，提高比较阈值能有效提高系统稳定性，并且比TTL电平稳定。

[0033] 如图4所示，输出板由16位数据总线到48路I/O输出的扩展由译码及锁存器实现。16位数据总线连接到3个16位锁存器的输入端，锁存器的输出端分别连接到48路输出，3个锁存器的锁存信号由4根地址总线A20-A23和1根片选线CS3经过译码后控制，每一个锁存器对应16路输出。

[0034] 如图5所示，输入板48路I/O输入到16位数据总线的扩展由译码及逻辑门电路实现。4根地址总线A20-A23和1根片选线CS3经过译码后产生3根译码线，每1根译码线与1路输入信号进行逻辑与运算，每3路经过逻辑与的信号再进行逻辑或运算，每次只能有1根译码线为高，其余译码线为低，则3路输入信号每次只能1路信号线到数据线，每次选通对应16路输入信号到数据总线。

[0035] 本领域技术人员知道，除了以纯计算机可读程序代码方式实现本发明提供的系统及其各个装置、模块、单元以外，完全可以通过将方法步骤进行逻辑编程来使得本发明提供的系统及其各个装置、模块、单元以逻辑门、开关、专用集成电路、可编程逻辑控制器以及嵌入式微控制器等的形式来实现相同功能。所以，本发明提供的系统及其各项装置、模块、单元可以被认为是一种硬件部件，而对其内包括的用于实现各种功能的装置、模块、单元也可以视为硬件部件内的结构；也可以将用于实现各种功能的装置、模块、单元视为既可以是实现方法的软件模块又可以是硬件部件内的结构。

[0036] 以上对本发明的具体实施例进行了描述。需要理解的是，本发明并不局限于上述特定实施方式，本领域技术人员可以在权利要求的范围内做出各种变化或修改，这并不影响本发明的实质内容。在不冲突的情况下，本申请的实施例和实施例中的特征可以任意相互组合。