低抖动时钟信号的时间幅度调制数字域表示方法

摘要

本发明公开了一种时钟信号的时间幅度调制数字域表示方法，它不同于一般的波形域或时序关系来表示的时钟，而是通过数字域的数据结构序列，来表示时钟每个周期的前沿到达时刻、后沿到达时刻、正半周长度和负半周长度参数，在前沿和后沿的到达时刻表示中，利用两个固定间隔样本幅度来表示时钟信号前沿或后沿的分数到达时刻，将分数到达时刻的采样量化转化为样本幅值的量化，实现了时钟前沿或后沿到达时刻的时间幅度调制数字序列表示，为低抖动时钟信号的数字产生、传输、同步和数字处理提供了方便。

权利要求

1.一种低抖动时钟信号的时间幅度调制数字域表示方法，通过数字域的数据结构序列来表示时钟每个周期的参数，其特征在于，通过数据结构序列，来表示时钟每个周期的前沿到达时刻、后沿到达时刻、正半周长度和负半周长度参数，相邻周期的数据结构参数可以采用迭代算法进行计算，使时钟的产生、传输、同步和处理都可以针对这个数据结构参数进行。

2.如权利要求1所述的低抖动时钟信号的时间幅度调制数字域表示方法，其特征在于，在前沿到达时刻和后沿到达时刻的表示中，采用了时间幅度调制方法，将时钟信号前沿或后沿的分数到达时刻调制到两个相邻间隔采样的样本幅度上，使采样序列的折线与时钟信号过零点重合，将分数到达时刻的采样量化转化为样本幅值的量化，实现了时钟前沿和后沿到达时刻的高精度数字域表示。

说明书

低抖动时钟信号的时间幅度调制数字域表示方法

一、技术领域

[0001] 本发明属于信号设计与信号处理技术领域，尤其涉及利用时钟来进行处理的卫星导航、测时测距、通信和雷达等数字系统设计和信号处理的方法，是一种高精度低抖动时钟信号产生和处理的新技术。二、背景技术

[0002] 时钟信号是所有现代电子系统数字化的前提，没有时钟基准和驱动，数字系统将无法工作。时钟信号的作用是以一定的频率或周期，通过前沿到达时刻或后沿到达时刻来驱动数字系统工作，多个时钟到达时刻的迟早特性与系统性能及可靠性密切相关。目前时钟信号主要用波形特性来描述，通过波形的相对时序刻画频率和到达时间关系。但在对时钟信号进行深入分析处理时，波形描述不便于数字处理，时钟信号的采样量化也十分困难。虽然时间间隔测量可能达到几皮秒的量级，但要对时钟信号获得皮秒级的前沿到达时刻抽样或表示，一般的方法都要有1012Hz的基准时钟，很不现实。

[0003] 时钟信号研究较多的长时间的频率和稳定度特性，抖动特性主要也是从谱域进行分析，瞬时特性或一个周期内的细微变化还只能是通过波形域刻画。波形域描述的前沿特性在传输和电波传播中受信道影响较大，不便于数字建模或数字处理。用高频率时钟基准对时钟信号的进行采样或进行时钟生成都难以控制前沿到达时刻的抖动，给数字系统整体性能的提高带来难度。而时钟前沿的变化或抖动对整个系统的性能指标影响显著。对测时系统决定测时精度，对导航和雷达信号决定测距精度，对通信信号决定同步精度，因此要提高数字系统的性能务必从基本的前沿到达时刻特性入手。因此本专利给出一种低抖动时钟信号的时间幅度调制数字域表示方法，为低抖动时钟的产生和处理提供可能。

[0004] 时间幅度变换或时间数字转换在时间时隔测量中已经比较普及，其主要目的是测量单次时间间隔，所不同的是本专利发明的时间幅度调制是将一系列前沿到达时间调制到时钟抽样序列中，利用抽样样本的幅度来表示到达时间。解决不在采样点上的到达时间数字采样表示问题。三、发明内容

[0005] 1、发明目的

[0006] 本发明的目的是提供一种能精确反映时钟信号前沿或后沿到达时刻变化的时间幅度调制数字域数学表示方法，解决低抖动或可控到达时刻的时钟信号数学描述、数字产生和数字处理的基本问题。

[0007] 2、技术方案

[0008] 为了达到上述发明目的，本发明包括下列步骤：

[0009] (1)时钟信号脉冲前沿到达时刻的时间幅度调制表示方法

[0010] 为了解决对被测时钟信号s(t)的波形采样，不能采集到时钟前沿或后沿到达时刻的时间信息问题，发明了用图1中的幅度ab来表示前沿时刻p点的时间幅度调制方法。若前沿到达时刻p离采样时刻a的时间为ap＝yTS，TS为采样基准时钟周期，0≤y＜1，则取采样样本ab＝-y，cd＝1-y。这样，任何前沿到达时刻都可以用等间隔采样的相邻两个样本幅度值来表示。ab的归一化幅值长度就直接表示前沿到达时刻p点到采样时刻a用TS归一化的时间。前沿到达时刻的量化精度就转化为采样幅度样本ab的量化精度。因此，利用本发明可以用比较低频率的基准采样序列精确表示脉冲前沿到达时刻，实现时钟信号时间幅度调制的数字域表示。

[0011] (2)时钟信号的压缩数据结构表示方法

[0012] 对一个时钟信号如果用一个基准时钟序列采样后，时钟信号特性通过一系列采样值序列给出，但信息冗余较多，要进行数字存储和处理效率不高，本发明设计了如下一个时钟周期的数据结构：

[0013] structure s_clock(i)＝{n_positive，p_back，n_nagitive，y_leading}[0014] 其中i表示第i个时钟周期，n_positive表示本周期内正半周采样到的+1个数，p_back表示下降沿过零点到前一采样点时刻的时间，用归一化采样时钟周期TS表示。n_nagitive为负半周内采样到的-1个数，用正整数表示。y_leading表示下一周期的前沿时刻到前一采样点的时间，用归一化采样时钟周期TS表示。如s_clock(10)＝{3，0.2，4，0.6}。

[0015] 时钟信号初相的表示方法也可以用类似结构表示，如：

[0016] structure s_clock(0)＝{n_positive，p_back，n_nagitive，y_leading}＝{0，0，0，0.5}或s_clock(0)＝{0，0，2，0.8}，或s_clock(0)＝{0，0.1，9，0.8}。

[0017] (3)高精度前沿到达时刻的时钟信号数字序列的参数计算方法

[0018] 若待生成的时钟周期为T0，采样基准时钟周期为TS，初始相位是第一个周期前沿到达时刻为时间轴的零点，第一个采样点发生了0.5TS处，则时钟信号的初相数据结构为[0019] s_clock(0)＝{n_positive，p_back，n_nagitive，y_leading}＝{0，0，0，0.5}。

[0020] 从第一个周期开始，后面的时钟数据结构参数计算方法如下：

[0021] (i)若 m为正整数，0≤x＜1；

[0022] (ii)

[0023] fix(u)表示小于等于u的最大正整数，y_leading(i)＝y_leading(i-1)+x，[0024] 如果y_leading(i)≥1，则y_leading(i)＝y_leading(i)-1，

[0025] 并且n_nagitive(i)＝n_nagitive(i)+1；

[0026] (iii)p_back(i)＝y_leading(i)+0.5x，

[0027] 如果p_back(i)≥1，则p_back(i)＝p_back(i)-1。

[0028] 3、本发明具有的有益效果

[0029] 利用本发明的时钟信号时间幅度调制数字域表示方法，能够用比较低的基准时钟序列来采样时钟信号，用每个周期的时钟信号数据结构精确反映时钟信号前沿或后沿到达时刻变化规律，解决了低抖动或可控到达时刻的时钟信号数学描述、数字产生和数字处理的基本问题，给高精度低抖动时钟信号产生和数字处理提供方便。四、附图说明

[0030] 图1时钟信号的数字采样的时间幅度调制表示图。

[0031] 图2用10MHz时钟采样产生的1.023MHz时钟的波形图。五、具体实施方式

[0032] 实施例一：忽略下降沿的简化时钟信号数字表示方法

[0033] 许多场合只关心时钟的上升沿时刻，而不关心下降沿如何变化，对应的时钟数据结构就可以简化为：

[0034] 第一种结构：s_clock(i)＝{n_positive，0，n_nagitive，y_leading}，即p_back＝0，下降沿时刻过采样点；

[0035] 第二种结构：s_clock(i)＝{n_positive，p_back，n_nagitive，y_leading}，即p_back＝y_leading，即在每个时钟周期内，前沿采样幅值与后沿采样幅值相等，过零点的折线斜率一正一负，变化特性反对称。

[0036] 这两种结构的表示方法可以简化下降沿参数p_back计算，但产生的时钟正半周期与负半周期不对称，其时钟信号平均值不为0，下降沿到达时刻也不在0.5T0处。

[0037] 实施例二：低采样率低抖动时钟信号的产生算法

[0038] 若待产生的时钟频率为1.023MHz，采样基准时钟频率为10MHz，如果用常规的采样方法，产生的1.023MHz时钟前沿将在[0，0.1μs]内均匀分布，难以实现高精度的测时测距。若用本发明的方法，在FPGA中产生10MHz的时钟波形，再通过D/A输出，其前沿精度只取决于D/A和数字波形的量化比特数。8比特量化时，产生的1.023MHz时钟前沿将在[0，0.00078μs]内均匀分布，前沿精度提高128倍。若用16比特量化，前沿精度提高215倍。

[0039] 时钟数据结构参数的算法过程为：

[0040]

[0041] (2)s_clock(0)＝{n_positive，p_back，n_nagitive，y_leading}＝{0，0，0，0.5}；

[0042]

[0043]

[0044] 产生的时钟波形图见附图2。