一种保护电路和集成电路，所述保护电路包括：释放通路，适于进行静电释放，所述释放通路包括：电熔丝；控制单元，适于在所述释放通路完成静电释放之后熔断所述电熔丝。本发明的电熔丝未熔断之前，释放通路可以正常进行静电释放以保护晶圆(或芯片)。静电释放完成后，控制单元熔断电熔丝，使得释放通路断开与晶圆(或芯片)的连接关系，避免引入寄生电容和寄生电阻，从而克服了信号的传输延迟。
释放通路，适于进行静电释放，所述释放通路包括：电熔丝；
控制单元，适于在所述释放通路完成静电释放之后熔断所述电熔丝；
所述释放通路包括：第一释放通路和第二释放通路，所述第一释放通路和第二释放通路中的至少一个释放通路包括电熔丝；
所述第一释放通路还包括：正电的静电释放电路；所述第二释放通路还包括：负电的静电释放电路；所述第一释放通路包括：第一电熔丝，所述第二释放通路包括：第二电熔丝；
所述第一电熔丝和正电的静电释放电路串联在所述第一释放通路的输入端和输出端之间；
所述第二电熔丝和负电的静电释放电路串联在所述第二释放通路的输入端和输出端之间；
所述第一释放通路的输入端连接所述第二释放通路的输入端；
所述第二开关的第一端连接所述第一释放通路或第二释放通路，所述第二开关的第二输入端适于接收第二电压，所述第二电压与所述第一电熔丝和第二电熔丝的熔断电压相关；
所述第二开关适于在所述第一释放通路和第二释放通路均完成静电释放之后处于连通状态，在所述第一释放通路和第二释放通路均完成静电释放之前处于断开状态；
所述第一释放通路和第二释放通路中的一个释放通路还包括：第三开关，所述第二开关连接所述第三开关所在的释放通路；
所述第三开关适于在所述第二开关处于连通状态时处于断开状态，在所述第二开关处于断开状态时处于连通状态；
所述第二开关包括：第二NMOS管，所述第三开关包括：第一PMOS管；
所述第二NMOS管的漏极适于接收所述第二电压，所述第二NMOS管的源极连接所述第一PMOS管的源极；
所述第二NMOS管适于在所述第一释放通路和第二释放通路均完成静电释放之后处于导通状态，在所述第一释放通路和第二释放通路均完成静电释放之前处于截止状态；
所述第一PMOS管适于在所述第二NMOS管处于导通状态时处于截止状态，在所述第二NMOS管处于截止状态时处于导通状态。
2.如权利要求1所述的保护电路，其特征在于，所述释放通路还包括：静电释放电路；
所述电熔丝和静电释放电路串联在所述释放通路的输入端和输出端之间。
3.如权利要求2所述的保护电路，其特征在于，所述静电释放电路包括：二极管、双极结型晶体管、硅控整流器或栅极接地的NMOS管。
4.如权利要求1所述的保护电路，其特征在于，所述控制单元包括：第一开关；
所述第一开关的第一端连接所述释放通路，所述第一开关的第二端适于接收第一电压，所述第一电压与所述电熔丝的熔断电压相关；
所述第一开关适于在所述释放通路完成静电释放之后处于连通状态，在所述释放通路完成静电释放之前处于断开状态。
5.如权利要求4所述的保护电路，其特征在于，所述第一开关包括：第一NMOS管；
所述第一NMOS管的漏极适于接收所述第一电压，所述第一NMOS管的源极连接所述释放通路；
所述第一NMOS管适于在所述释放通路完成静电释放之后处于导通状态，在所述释放通路完成静电释放之前处于截止状态。
6.如权利要求1所述的保护电路，其特征在于，所述正电的静电释放电路包括：二极管、双极结型晶体管、硅控整流器或栅极接地的NMOS管，所述负电的静电释放电路包括：二极管、双极结型晶体管、硅控整流器或栅极接地的NMOS管。
7.如权利要求1所述的保护电路，其特征在于，所述第二开关包括：第二NMOS管；
所述第二NMOS管的漏极适于接收所述第二电压，所述第二NMOS管的源极连接所述第一释放通路或第二释放通路；
所述第二NMOS管适于在所述第一释放通路和第二释放通路均完成静电释放之后处于导通状态，在所述第一释放通路和第二释放通路均完成静电释放之前处于截止状态。
8.如权利要求1所述的保护电路，其特征在于，所述第一释放通路还包括：正电的静电释放电路；所述第二释放通路还包括：负电的静电释放电路；
所述第一释放通路包括所述第三开关时，所述正电的静电释放电路通过所述第三开关连接所述第一释放通路的输出端；其中，所述第三开关的第一端连接所述第二开关，所述第三开关的第二端连接所述第一释放通路的输出端；
所述第二释放通路包括所述第三开关时，所述负电的静电释放电路通过所述第三开关连接所述第二释放通路的输出端；其中，所述第三开关的第一端连接所述第二开关，所述第三开关的第二端连接所述第二释放通路的输出端。
9.一种集成电路，其特征在于，包括：第一晶圆和权利要求1至8任一权利要求所述的保护电路；
所述第一晶圆具有硅通孔，所述保护电路的释放通路连接所述硅通孔。
10.如权利要求9所述的集成电路，其特征在于，还包括第二晶圆；
所述第一晶圆和第二晶圆粘合在一起，所述保护电路的释放通路还连接所述第二晶圆的内部电路。
11.如权利要求10所述的集成电路，其特征在于，所述保护电路制作在所述第一晶圆或第二晶圆上。
保护电路和集成电路
技术领域
[0001] 本发明涉及电路领域，尤其涉及一种保护电路和集成电路。
背景技术
[0002] 硅通孔(Through Silicon Via,TSV)技术广泛的应用于三维集成电路(3D-IC)中。制造三维集成电路时，将包含硅通孔的晶圆(或芯片)减薄，然后将减薄的晶圆(或芯片)与其他晶圆(或芯片)粘合(bond)。
[0003] 晶圆(或芯片)减薄的过程中，机械摩擦使晶圆(或芯片)的顶层芯片产生静电充电，电荷存储在顶层芯片中。当减薄的晶圆(或芯片)与其他晶圆(或芯片)粘合后，顶层芯片中的电荷通过硅通孔释放到底层芯片，产生静电释放(Electro-Static Discharge,ESD)。尽管静电释放的过程非常短暂，大概50ps，但是尖峰电压却很高，这会损坏与硅通孔连接的晶体管。
[0004] 为了避免静电释放带来的损坏，通常为每个硅通孔设置一个ESD保护电路。如图1所示，现有ESD保护电路包括：电阻R，二极管D和双极结型晶体管T。电阻R的第一端连接二极管D的负极和双极结型晶体管T的发射极。二极管D的阳极和双极结型晶体管T的集电极均连接低压电线VSS。所述低压电线VSS可以为接地线。双极结型晶体管T的基极适于接收电源电压VDD。其中，双极结型晶体管T可以实现对正电的静电释放，二极管D可以实现对负电的静电释放。
[0005] 所述ESD保护电路可以制作在包含硅通孔的第一晶圆上，也可以制作在与所述第一晶圆粘合的第二晶圆上。第二晶圆与减薄的第一晶圆粘合后，电阻R的第一端与第二晶圆的内部电路连接，电阻R的第二端与第一晶圆的硅通孔连接。存储在第一晶圆上的静电电荷通过ESD保护电路释放到低压电线VSS上，从而避免对第二晶圆上内部电路的损坏。当然，现有技术还存在其他结构的ESD保护电路，例如公开号为US9019668B2的美国专利文献。
[0006] 现有ESD保护电路虽然解决了静电释放带来的问题，但是却引入了传输延迟的问题。
发明内容
[0007] 本发明解决的问题是：现有硅通孔的ESD保护电路会引起传输延迟。
[0008] 为解决上述问题，本发明提供一种保护电路，包括：释放通路和控制单元。释放通路适于进行静电释放，所述释放通路包括：电熔丝。所述控制单元适于在所述释放通路完成静电释放之后熔断所述电熔丝。
[0009] 本发明提供一种集成电路，包括：第一晶圆和上述保护电路。所述第一晶圆具有硅通孔，所述保护电路的释放通路连接所述硅通孔。
[0010] 与现有技术相比，本发明的技术方案在电熔丝未熔断之前，释放通路可以正常进行静电释放以保护晶圆(或芯片)。静电释放完成后，控制单元熔断电熔丝，使得释放通路断开与晶圆(或芯片)的连接关系，避免引入寄生电容和寄生电阻，从而克服了信号的传输延迟。
附图说明
[0011] 图1是一种现有ESD保护电路结构示意图；
[0012] 图2-图6是本发明实施例的保护电路结构示意图。
具体实施方式
[0013] 本申请发明人通过研究发现，ESD保护电路自身的寄生电容和寄生电阻引起了信号传输延迟，尤其是硅通孔的数量远大于输入输出(I/O)引脚的数量时。研究表明，最小的ESD保护电路会增加44％的传输延迟，而最大的ESD保护电路会增加68％的信号延迟。
[0014] 基于上述研究结论，本发明提供一种新的保护电路，包括：释放通路和控制单元。所述释放通路适于进行静电释放，所述释放通路包括：电熔丝(eFuse)。所述控制单元适于在所述释放通路完成静电释放之后熔断所述电熔丝。
[0015] 在本发明技术方案中，电熔丝未熔断之前，释放通路可以正常进行静电释放以保护晶圆(或芯片)。静电释放完成后，控制单元熔断电熔丝，使得释放通路断开与晶圆(或芯片)的连接关系，避免引入寄生电容和寄生电阻，从而克服了信号的传输延迟。
[0016] 为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
[0017] 如图2所示，本发明实施例提供一种保护电路，包括第一释放通路1和控制单元2。
[0018] 所述第一释放通路1适于进行正电的静电释放。所述第一释放通路包括：正电的静电释放电路11和第一电熔丝12。所述正电的静电释放电路11和第一电熔丝12串联在第一释放通路的输入端a1和输出端b1之间。
[0019] 所述正电的静电释放电路11用于对正电荷进行静电释放。所述正电的静电释放电路可以包括：二极管、双极结型晶体管、硅控整流器(SCR)或栅极接地NMOS管(gate-grounded NMOS)。本实施例及以下实施例均以二极管作为正电的静电释放电路做举例说明，本领域技术人员根据这些实施例而推知其他静电释放电路的实施方式，此后不再赘述。
[0020] 第一释放通路的输入端a1用于连接第一晶圆上的硅通孔和第二晶圆上的内部电路，所述第一晶圆为通过机械摩擦减薄的晶圆，第二晶圆为与第一晶圆粘合的晶圆。所述第一释放通路的输出端b1可以接地。本实施例的保护电路可以制作在第一晶圆上，也可以制作在第二晶圆上。
[0021] 所述控制单元2包括：第一开关。第一开关的第一端连接第一释放通路的输入端a1和第一电熔丝12的第一端，第一电熔丝12的第二端连接正电的静电释放电路11中二极管的正极，所述正电的静电释放电路11中二极管的负极连接第一释放通路的输出端b1。
[0022] 第一开关适于在第一释放通路完成静电释放之后处于连通状态，在第一释放通路完成静电释放之前处于断开状态。所述第一开关的第一端连接所述第一释放通路，所述第一开关的第二端适于接收第一电压V11，所述第一电压V11与所述第一电熔丝12的熔断电压相关。具体的，所述第一电压V11通过第一开关引入所述第一释放通路1上时，第一电熔丝12上的电压应大于或等于所述第一电熔丝12的熔断电压。第一电压V11的电压为：1V～4V。
[0023] 所述完成静电释放之前包括：第一晶圆和第二晶圆未粘合之前、第一晶圆和第二晶圆粘合时以及粘合后第一释放通路进行静电释放过程中。即第一晶圆和第二晶圆未粘合之前、第一晶圆和第二晶圆粘合时以及粘合后第一释放通路进行静电释放过程中，第一开关一直处于断开状态。本领域技术人员可以根据实际情况对静电释放持续的时间加以预估，从而确定第一开关切换状态的时间点。
[0024] 所述第一开关可以由第一NMOS管N1来实现。所述第一NMOS管N1的漏极作为所述第一开关的第一端，用于连接接收所述第一电压V11。所述第一NMOS管N1的源极作为所述第一开关的第二端，用于连接第一释放通路的输入端a1和第一电熔丝12的第一端。所述第一NMOS管N1在所述第一释放通路1完成静电释放之后处于导通状态，在所述第一释放通路1完成静电释放之前处于截止状态。所述导通状态和截止状态的切换可以通过对第一NMOS管N1栅极的电压变化来实现。
[0025] 在第一晶圆的减薄过程中，正电荷存储在顶层芯片中。第一晶圆与第二晶圆粘合后，顶层芯片上的正电荷通过硅通孔流入第一释放通路的输入端a1，并通过第一路径C1释放到地。正电荷的静电释放过程中，第一NMOS管N1处于截止状态。即正电荷依次通过第一释放通路的输入端a1、第一电熔丝12、正电的静电释放电路11和第一释放通路的输出端b1释放到地。
[0026] 第一释放通路1对所述正电荷完成静电释放之后，通过对第一NMOS管N1栅极电压的控制，使第一NMOS管N1由截止状态切换为导通状态。第一电压V11通过第二路径C2施加相应电压至第一电熔丝12，并熔断所述第一电熔丝12。
[0027] 由上述工作过程看出，第一电熔丝12未熔断之前，第一释放通路1可以正常进行正电的静电释放，避免正电的静电电荷损坏第二晶圆的内部电路。静电释放完成后，控制单元2引入第一电压V11熔断了第一电熔丝12，使得第一释放通路1断开与第一晶圆和第二晶圆的连接关系，避免引入寄生电容和寄生电阻，从而克服了信号的传输延迟。
[0028] 如图3所示，本发明另一实施例提供一种保护电路，包括第二释放通路3和控制单元4。
[0029] 所述第二释放通路3适于进行负电的静电释放。所述第二释放通路3包括：负电的静电释放电路21和第二电熔丝22。所述负电的静电释放电路21和第二电熔丝22串联在第二释放通路的输入端a2和输出端b2之间。
[0030] 所述负电的静电释放电路21用于对负电荷进行静电释放。所述负电的静电释放电路可以包括：二极管、双极结型晶体管、硅控整流器或栅极接地NMOS管。本实施例及以下实施例均以二极管作为负电的静电释放电路做举例说明，本领域技术人员根据这些实施例而推知其他静电释放电路的实施方式，此后不再赘述。
[0031] 第二释放通路的输入端a2用于连接第一晶圆上的硅通孔和第二晶圆上的内部电路，所述第一晶圆为通过机械摩擦减薄的晶圆，第二晶圆为与第一晶圆粘合的晶圆。所述第二释放通路的输出端b2可以接地。本实施例的保护电路可以制作在第一晶圆上，也可以制作在第二晶圆上。
[0032] 所述控制单元4包括：第一开关。第一开关的第一端连接第二释放通路的输入端a2和第二电熔丝22的第一端。第二电熔丝22的第二端连接负电的静电释放电路21中二极管的负极。所述负电的静电释放电路21中二极管的正极连接第二释放通路的输出端b2。
[0033] 第一开关适于在第二释放通路3完成静电释放之后处于连通状态，在第二释放通路3完成静电释放之前处于断开状态。所述第一开关的第一端连接所述第二释放通路3，所述第一开关2的第二端适于接收第一电压V12，所述第一电压V12与所述第二电熔丝22的熔断电压相关。具体的，所述第一电压V12通过第一开关引入所述第二释放通路3上时，第二电熔丝22上的电压应大于或等于所述第二电熔丝22的熔断电压。第一电压V11的电压为1V～4V。
[0034] 所述完成静电释放之前包括：第一晶圆和第二晶圆未粘合之前、第一晶圆和第二晶圆粘合时以及粘合后第二释放通路进行静电释放过程中。即第一晶圆和第二晶圆未粘合之前、第一晶圆和第二晶圆粘合时以及粘合后第一释放通路进行静电释放过程中，第一开关一直处于断开状态。本领域技术人员可以根据实际情况对静电释放持续的时间加以预估，从而确定第一开关切换状态的时间点。
[0035] 所述第一开关可以由第一NMOS管N2来实现。所述第一NMOS管N2的漏极作为所述第一开关的第一端，用于连接接收所述第一电压V12。所述第一NMOS管N2的源极作为所述第一开关的第二端，用于连接第二释放通路的输入端a2和第二电熔丝22的第一端。所述第一NMOS管N2在所述第二释放通路完成静电释放之后处于导通状态，在所述第二释放通路完成静电释放之前处于截止状态。所述导通状态和截止状态的切换可以通过对第一NMOS管N2栅极的电压变化来实现。
[0036] 与上一实施例类似的，第一晶圆与第二晶圆粘合后，负电的静电电荷通过硅通孔流入第二释放通路的输入端a2，并通过第三路径C3释放到地。第二释放通路3对所述负电荷完成静电释放之后，控制单元4引入第一电压V12，通过第四路径C4施加相应电压至第二电熔丝22上，并熔断所述第二电熔丝22。
[0037] 实际的生产过程中，对第一晶圆摩擦减薄所产生的静电电荷通常既可能是正电荷又可能是负电荷。因此，如图4所示，本发明另一实施例提供一种保护电路，包括第一释放通路1、第二释放通路3和控制单元5。
[0038] 第一释放通路的输入端a1连接第二释放通路的输入端a2，并用于与第一晶圆的硅通孔和第二晶圆的内部电路连接。关于第一释放通路1、第二释放通路3、第一晶圆和第二晶圆的说明请参考上述实施例，与上述实施例相同的部分此处不再赘述，以下着重描述与上述实施例的不同之处。
[0039] 本实施例的控制单元5包括第二开关。所述第二开关适于在所述第一释放通路1完成正电的静电释放，并且第二释放通路3也完成负电的静电释放之后处于连通状态，在所述第一释放通路1和第二释放通路3均完成静电释放之前处于断开状态。
[0040] 所述第二开关的第一端连接所述第二释放通路的输入端a1、第二释放通路的输入端a2和第二电熔丝22的第一端。所述第二开关的第二输入端适于接收第二电压V21。所述第二电压V21与所述第一电熔丝12和第二电熔丝22的熔断电压相关。具体的，所述第二电压V21通过第二开关引入所述第一释放通路1和第二释放通路3上时，第一电熔丝12上的电压应大于或等于所述第一电熔丝12的熔断电压，第二电熔丝22上的电压应大于或等于所述第二电熔丝22的熔断电压。第二电压V21的电压可以为：1V～4V。
[0041] 所述第二开关可以由第二NMOS管N3来实现。所述第二NMOS管N3的漏极作为所述第二开关的第一端，用于连接接收所述第二电压V21。所述第二NMOS管N3的源极作为所述第二开关的第二端，用于连接所述第二释放通路的输入端a1、第二释放通路的输入端a2和第二电熔丝22的第一端。所述第二NMOS管N3在所述第一释放通路1和第二释放通路3均完成静电释放之后处于导通状态，在所述第一释放通路1和第二释放通路3均完成静电释放之前处于截止状态。所述导通状态和截止状态的切换可以通过对第二NMOS管N3栅极的电压变化来实现。
[0042] 第一晶圆与第二晶圆粘合后，对第一晶圆摩擦减薄所产生的正、负电荷通过第一释放通路的输入端a1和第二释放通路的输入端a2流入第一释放通路1和第二释放通路3，分别通过第一路径C1和第三路径C3释放到地，完成了静电释放。
[0043] 第一释放通路1和第二释放通路3均完成静电释放后，通过对第二NMOS管N3栅极电压的控制，使第二NMOS管N3由截止状态切换为导通状态。第二电压V21分别通过第五路径C5和第六路径C6施加在第一电熔丝12和第二电熔丝22上，并熔断所述第一电熔丝12和第二电熔丝22。
[0044] 由上述工作过程看出，第一电熔丝12和第二电熔丝22未熔断之前，第一释放通路1和第二释放通路3均可以正常进行静电释放，避免正、负电荷损坏第二晶圆的内部电路。静电释放完成后，控制单元5引入第二电压V21熔断了第一电熔丝12和第二电熔丝22，使得第一释放通路1和第二释放通路3均断开与第一晶圆和第二晶圆的连接关系，避免引入寄生电容和寄生电阻，从而克服了信号的传输延迟。
[0045] 本实施例的控制单元5连接在第二释放通路的输入端a2和第二电熔丝22之间，可以理解的是，控制单元5也可以连接在第二电熔丝22和负电的静电释放电路21之间。
[0046] 如图5所示，第二电熔丝22的第一端连接第二释放通路的输入端a2，第二电熔丝22的第二端连接第二NMOS管N3的源极和负电的静电释放电路21中二极管的负极。
[0047] 静电释放时，正、负电荷仍然通过第一路径C1和第三路径C3释放到地。静电释放完成后，将第二NMOS管N3由截止状态切换为导通状态。第二电压V21通过第七路径C7施加在第一电熔丝12和第二电熔丝22上，并熔断所述第一电熔丝12和第二电熔丝22。
[0048] 所以，只要控制单元5可以与第一释放通路和第二释放通路形成导通路径，将第二电压V21施加在第一电熔丝12和第二电熔丝22上，控制单元5的连接位置可以根据实际情况进行设定。
[0049] 然而，当控制单元5连接至第一释放通路的输出端b1或第二释放通路的输出端b2时，第二电压V21将直接接地，电压将无法施加在第一电熔丝12和第二电熔丝22。因此，需要在引入第二电压V2时，断开第二电压V21与地的直接连接关系。
[0050] 因此，如图6所示，本发明又一实施例提供一种保护电路，包括第一释放通路1、第二释放通路6和控制单元5。
[0051] 关于第一释放通路1、控制单元5、第一晶圆和第二晶圆的说明请参考上述实施例，与上述实施例相同的部分此处不再赘述，以下着重描述与上述实施例的不同之处。
[0052] 第二释放通路6与上一实施例的第二释放通路3的不同之处在于还包括第二开关23。
[0053] 所述负电的静电释放电路21通过所述第三开关23连接第二释放通路的输出端b2。第二开关连接第三开关23所在的第二释放通路6。其中，第三开关23的第一端连接所述第二NMOS管N3的源极和负电的静电释放电路21中二极管的正极；第三开关23的第二端连接第二释放通路的输出端b2。第三开关23适于在所述第二开关处于连通状态时处于断开状态，在所述第二开关处于断开状态时处于连通状态。
[0054] 第三开关23可以由第一PMOS管P1来实现。第一PMOS管P1的源极作为所述第三开关23的第一端，用于连接第二NMOS管N3的源极和负电的静电释放电路21中二极管的正极。第一PMOS管P1的漏极作为所述第三开关23的第二端，用于连接第二释放通路的输出端b2。第二NMOS管N3处于截止状态时，第一PMOS管P1处于导通状态。第二NMOS管N3处于导通状态时，第一PMOS管P1处于截止状态。所述导通状态和截止状态的切换可以通过对第一PMOS管P1栅极的电压变化来实现。
[0055] 考虑到负电荷对第一PMOS管P1的损伤，所述第一PMOS管P1可以采用沟道宽度较大的器件，如第一PMOS管P1的沟道宽度为200μm-600μm。
[0056] 当第二开关和第三开关23分别为PMOS管和NMOS管时，所述PMOS管和NMOS管的栅极可以连接在一起，通过一个电压来控制。例如，本实施例中，第二NMOS管N3的栅极连接第一PMOS管P1的栅极，并适于接收控制电压Vc。
[0057] 控制电压Vc为低电平时，第二NMOS管N3处于截止状态而第一PMOS管P13处于导通状态。负电荷可以通过第八路径C8释放到地，即通过第二释放通路的输入端a2、第二电熔丝22、负电的静电释放电路21、第一PMOS管P1和第二释放通路的输出端b2释放到地。
[0058] 控制电压Vc为高电平时，第二NMOS管N3处于导通状态而第一PMOS管P1处于截止状态。第二电压V21通过第九路径C9施加相应电压至第一电熔丝12和第二电熔丝22上，使得第一电熔丝12和第二电熔丝熔断。
[0059] 本实施例的第三开关23设置在第二释放通路6中，在其他实施例中第三开关23也可以设置第一释放通路1中。当第三开关23设置在第一释放通路1时，第二开关的第一端连接所述第一释放通路。
[0060] 本实施例的第二开关和第二开关通过MOS管来实现，实际使用中，也可以通过三端开关或其他电路来实现。
[0061] 虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
