高压半导体装置

摘要

本发明提供高压半导体装置，其包含基底，源极区及漏极区设置于基底内，且被隔离结构隔开，第一金属层设置于基底上，包含第一金属层主体部与源极区及漏极区各自电连接，以及多个第一金属阻挡块，设置在隔离结构的正上方，第二金属层在第一金属层上，包含第二金属层主体部与源极区及漏极区各自电连接，以及多个第二金属阻挡块设置在隔离结构的正上方，其中每一个第一金属阻挡块与对应的第二金属阻挡块之间具有重叠部分，以及导通孔设置于第一金属层与第二金属层间，其中导通孔设置于第一金属阻挡块与第二金属阻挡块间的重叠部分。本发明的高压半导体装置更能防止游离电子渗透至隔离结构上，而减低击穿电压下降和漏电的机率。

权利要求

1.一种高压半导体装置，其特征在于，包括：

一基底；

一源极区及一漏极区，设置于该基底内，且被一隔离结构隔开；

一第一金属层，设置于该基底上，包括：

第一金属层主体部，与该源极区及该漏极区各自电连接；以及多个第一金属阻挡块，设置在该隔离结构的正上方；一第二金属层，设置于该第一金属层上，包括：第二金属层主体部，与该源极区及该漏极区各自电连接；以及多个第二金属阻挡块，设置在该隔离结构的正上方，其中每一个该第一金属阻挡块与对应的该第二金属阻挡块之间具有一第一重叠部分；以及一第一导通孔，设置于该些第一金属层与该些第二金属层间，其中该第一导通孔设置于该第一金属阻挡块与该第二金属阻挡块间的该第一重叠部分；

所述多个第一金属阻挡块和所述多个第二金属阻挡块，用于限制游离电子迁移路径。

2.如权利要求1所述的高压半导体装置，其特征在于，该第一导通孔设置在该隔离结构的正上方。

3.如权利要求1所述的高压半导体装置，其特征在于，每一个该第一金属阻挡块的长度相同，每一个该第二金属阻挡块的长度相同。

4.如权利要求1所述的高压半导体装置，其特征在于，该些第一金属阻挡块具有一第一长度及一不同于该第一长度的第二长度。

5.如权利要求4所述的高压半导体装置，其特征在于，该些第二金属阻挡块具有该第一长度及该第二长度，且每一个该第一金属阻挡块与对应的该第二金属阻挡块的长度相同。

6.如权利要求1所述的高压半导体装置，其特征在于，每一个该第一金属阻挡块与对应的该第二金属阻挡块完全重叠。

7.如权利要求1所述的高压半导体装置，其特征在于，每一个该第一金属阻挡块与对应的该第二金属阻挡块未完全重叠。

8.如权利要求1所述的高压半导体装置，其特征在于，更包括：一栅极结构，设置于该基底上，其中该栅极结构延伸至该隔离结构上。

9.如权利要求1所述的高压半导体装置，其特征在于，每一个该第一金属阻挡块的长度不同，且该些第一金属阻挡块的长度呈线性递减或递增。

10.如权利要求1所述的高压半导体装置，其特征在于，更包括：一多晶硅层，设置于该些第一金属阻挡块与该隔离结构之间，该多晶硅层具有多个部分，每一个该多晶硅层的该部分与对应的该第一金属阻挡块之间具有一第二重叠部分；以及一第二导通孔，设置于该些第一金属层与该多晶硅层间，其中该第二导通孔设置于该第一金属阻挡块与该多晶硅层间的该第二重叠部分。

说明书

高压半导体装置

技术领域

[0001] 本发明有关于半导体装置，且特别有关于高压半导体装置。

背景技术

[0002] 高压半导体装置技术适用于高电压与高功率的集成电路领域。传统高压半导体装置，例如垂直式扩散金属氧化物(vertically diffused metal oxide semiconductor，VDMOS)晶体管及水平扩散金属氧化物(LDMOS)晶体管，主要用于18V以上的元件应用领域。高压半导体装置技术的优点在于符合成本效益，且易相容于其它工艺，已广泛应用于显示器驱动IC元件、电源供应器、电力管理、通信、车用电子或工业控制等领域中。

[0003] 在传统的高压半导体装置中，隔离结构(例如为场氧化层)会直接曝露在保护层或模塑料下，形成上述材料的过程中可能产生裂缝，而使得游离电荷(mobile charge)会渗透至场氧化层上，造成击穿电压下降且使得漏电的机率上升。

[0004] 因此，有必要寻求一种新的高压半导体装置结构以解决上述的问题。

发明内容

[0005] 本发明的一些实施例关于高压半导体装置，其包含基底，源极区及漏极区各别设置于基底内，且被隔离结构隔开，第一金属层设置于基底上，包含：第一金属层主体部与源极区及漏极区各自电连接，以及多个第一金属阻挡块，设置在隔离结构的正上方，第二金属层设置于第一金属层上，包含：第二金属层主体部与源极区及漏极区各自电连接，以及多个第二金属阻挡块设置在隔离结构的正上方，其中每一个第一金属阻挡块与对应的第二金属阻挡块之间具有重叠部分，以及导通孔设置于第一金属层与第二金属层间，其中导通孔设置于第一金属阻挡块与第二金属阻挡块间的重叠部分。

[0006] 本发明的有益效果在于，通过于隔离结构的正上方设置导通孔，高压半导体装置更能防止游离电子渗透至隔离结构上，而减低击穿电压下降和漏电的机率。在高温的环境时，游离电子的动能较高，更会明显降低高压半导体装置的游离电子渗透至隔离结构的机率，因此更能防止漏电流发生。

附图说明

[0007] 为让本发明的特征、和优点能更明显易懂，下文特举出较佳实施例，并配合所附图式，作详细说明如下。

[0008] 图1是高压半导体装置的剖面图。

[0009] 图2是根据本发明的一些实施例的高压半导体装置的剖面图。

[0010] 图3是根据本发明的一些实施例的高压半导体装置的剖面图。

[0011] 图4A-图4D是根据本发明的一些实施例的第一金属阻挡块、第二金属阻挡块与导通孔的布局的剖面图。

[0012] 附图标号：

[0013] 100～基底；

[0014] 102～第一阱区；

[0015] 104～第二阱区；

[0016] 106～第一掺杂区；

[0017] 108～第二掺杂区；

[0018] 110～第三掺杂区；

[0019] 112～第四掺杂区；

[0020] 114、116、118～隔离结构；

[0021] 120～栅极结构；

[0022] 120a～栅极介电层；

[0023] 120b～栅极电极；

[0024] 122～绝缘侧壁层；

[0025] 124～接触窗；

[0026] 126～介电层；

[0027] 130～第一金属层；

[0028] 132～第一金属主体部；

[0029] 134～第一金属阻挡块；

[0030] 140～第二金属层；

[0031] 142～第二金属主体部；

[0032] 144～第二金属阻挡块；

[0033] 150、152、154～导通孔；

[0034] 160～金属层间介电层；

[0035] 170～第一高压阱区；

[0036] 180～第二高压阱区；

[0037] 190～多晶硅层；

[0038] 200、300、400～高压半导体装置；

[0039] A、B～重叠部分；

[0040] D、D1、D2、D3、D4～长度。

具体实施方式

[0041] 以下针对本发明的高压半导体装置及其制造方法作详细说明。应了解的是，以下的叙述提供许多不同的实施例或例子，用以实施本发明的不同样态。以下所述特定的元件及排列方式尽为简单描述本发明。当然，这些仅用以举例而非用以限定本发明的范围。此外，在不同实施例中可能使用重复的标号或标示。这些重复仅为了简单清楚地叙述本发明，不代表所讨论的不同实施例及/或结构之间具有任何关联性。再者，例如，当述及一第一材料层位于一第二材料层上或之上时，包括第一材料层与第二材料层直接接触的情形。或者，亦可能间隔有一或更多其它材料层的情形，在此情形中，第一材料层与第二材料层之间可能不直接接触。

[0042] 必需了解的是，特别描述的图示的元件可以本领域相关人员所熟知的各种形式存在。此外，当某层在其它层或基板“上”时，有可能是指“直接”在其它层或基板上，或指某层在其它层或基板之间夹设其它层。

[0043] 此外，实施例中可能使用相对性的用语，例如“较低”、“下方”或“底部”及“较高”、“上方”或“顶部”，以描述图示的一个元件对于另一元件的相对关系。能理解的是，如果将图示的装置翻转使其上下颠倒，则所叙述在“较低”侧的元件将会成为在“较高”侧的元件。

[0044] 在此，“约”、“大约”的用语通常表示在一给定值或范围的20％之内，较佳是10％之内，且更佳是5％之内。在此给定的数量为大约的数量，意即在没有特定说明的情况下，仍可隐含“约”、“大约”的含义。

[0045] 本发明是揭露高压半导体装置的实施例，且上述实施例可被包含于例如微处理器、存储元件及/或其他元件的集成电路(IC)中。上述集成电路(IC)也可包含不同的被动和主动微电子元件，例如薄膜电阻器(thin-film resistor)、其他类型电容器(例如金属-绝缘体-金属电容(metal-insulator-metal capacitor，MIMCAP))、电感、二极管、金属氧化物半导体场效晶体管(Metal-Oxide-Semiconductor field-effect transistors，MOSFETs)、互补式MOS晶体管、双载子接面晶体管(BJTs)、横向扩散型MOS晶体管(LDMOS)、高功率MOS晶体管或其他类型的晶体管。在本发明所属技术领域中相关技术人员可以了解也可将高压半导体装置使用于其他类型的半导体元件。

[0046] 参见图1，图1是高压半导体装置200的剖面图。首先提供基底100。基底100可为半导体基板，例如硅基板。此外，上述半导体基板亦可为元素半导体，包括锗(germanium)；化合物半导体，包括碳化硅(silicon carbide)、砷化镓(gallium arsenide)、磷化镓(gallium phosphide)、磷化铟(indium phosphide)、砷化铟(indium arsenide)及/或锑化铟(indium antimonide)；合金半导体，包括硅锗合金(SiGe)、磷砷镓合金(GaAsP)、砷铝铟合金(AlInAs)、砷铝镓合金(AlGaAs)、砷铟镓合金(GaInAs)、磷铟镓合金(GaInP)及/或磷砷铟镓合金(GaInAsP)或上述材料的组合。此外，基底100也可以是绝缘层上覆半导体(semiconductor on insulator)。此外，基底100也可包含外延层(未绘示)。此外延层可包含硅、锗、硅与锗、III-V族化合物或上述的组合。此外延层可通过外延成长(epitaxial growth)工艺形成，例如金属有机物化学气相沉积法(metal-organic chemical vapor deposition，MOCVD)、金属有机物化学气相外延法(metal-organic vapor phase epitaxy，MOVPE)、电浆增强型化学气相沉积法(plasma-enhanced chemical vapor deposition，PECVD)、遥控电浆化学气相沉积法(remote plasma chemical vapor deposition，RP-CVD)、分子束外延法(molecular beam epitaxy，MBE)、氢化物气相外延法(hydride vapor phase Epitaxy，HVPE)、液相外延法(liquid phase epitaxy，LPE)、氯化物气相外延法(chloride vapor phase epitaxy，Cl-VPE)或类似的方法形成。

[0047] 此外，如图1所示，基底100亦包含隔离结构114、116、118形成于其中。隔离结构114、116、118可用区域氧化法(local Oxidation of Silicon，LOCOS)而形成。

[0048] 如图1所示，高压半导体装置200包含栅极结构120。栅极结构120设置于基底100上，且一部分的栅极结构120延伸至隔离结构116的上方。

[0049] 栅极结构120包含栅极介电层120a以及设置于其上的栅极电极120b。可先依序毯覆性沉积一介电材料层(用以形成栅极介电层120a)及位于其上的导电材料层(用以形成栅极电极120b)于基底100上，再通过光刻工艺与刻蚀工艺将介电材料层及导电材料层分别图案化以形成栅极介电层120a及栅极电极120b。

[0050] 上述介电材料层的材料(亦即栅极介电层120a的材料)可为氧化硅、氮化硅、氮氧化硅、高介电常数(high-k)介电材料、或其它任何适合的介电材料、或上述的组合。此高介电常数(high-k)介电材料的材料可为金属氧化物、金属氮化物、金属硅化物、过渡金属氧化物、过渡金属氮化物、过渡金属硅化物、金属的氮氧化物、金属铝酸盐、锆硅酸盐、锆铝酸盐。例如，此高介电常数(high-k)介电材料可为LaO、AlO、ZrO、TiO、Ta2O5、Y2O3、SrTiO3(STO)、BaTiO3(BTO)、BaZrO、HfO2、HfO3、HfZrO、HfLaO、HfSiO、HfSiON、LaSiO、AlSiO、HfTaO、HfTiO、HfTaTiO、HfAlON、(Ba,Sr)TiO3(BST)、Al2O3、其它适当材料的其它高介电常数介电材料或上述组合。此介电材料层可通过前述化学气相沉积法(CVD)或旋转涂布法形成。

[0051] 前述导电材料层的材料(亦即栅极电极120b的材料)可为非晶硅、多晶硅、一或多种金属、金属氮化物、导电金属氧化物、或上述的组合。上述金属可包含但不限于钼(molybdenum)、钨(tungsten)、钛(titanium)、钽(tantalum)、铂(platinum)或铪(hafnium)。上述金属氮化物可包括但不限于氮化钼(molybdenum nitride)、氮化钨(tungsten nitride)、氮化钛(titanium nitride)以及氮化钽(tantalum nitride)。上述导电金属氧化物可包含但不限于钌金属氧化物(ruthenium oxide)以及铟锡金属氧化物(indium tin oxide)。此导电材料层的材料可通过前述的化学气相沉积法(chemical vapor deposition，CVD)、溅射法、电阻加热蒸镀法、电子束蒸镀法、或其它任何适合的沉积方式形成，可用低压化学气相沉积法(low pressure chemical vapor deposition，LPCVD)在525～650℃之间沉积而制得非晶硅导电材料层或多晶硅导电材料层，其厚度范围可为约至约 栅极电极120b可为多晶硅层。

[0052] 此外，高压半导体装置200亦包含绝缘侧壁层122设置于栅极结构120的两侧侧壁。可以低压化学气相沉积(LPCVD)或电浆增强型化学气相沉积在350～850℃下沉积一层厚度约 的绝缘层，例如氧化硅或氮化硅；又，若是制作复合式(composite)侧壁层，则可沉积一层以上的绝缘层。沉积完毕后，使用SF6、CF4、CHF3、或C2F6当作刻蚀源，以反应性离子刻蚀程序进行非等向性的刻蚀，便可在栅极结构120的侧壁形成绝缘侧壁层122。

[0053] 如图1所示，高压半导体装置200亦包含第一阱区102、第二阱区104，第一阱区102与第二阱区104设置于隔离结构116的两侧。其中，第一阱区102具有第一导电型态，第二阱区104具有不同于第一导电型态的第二导电型态。第一导电型态可为P型，第二导电型态可为N型，第一阱区102可掺杂例如硼(B)、铝(Al)、镓(Ga)、铟(In)或上述组合，掺杂浓度可例如为1015cm3-1017cm3，第二阱区104可掺杂例如磷，掺杂浓度可例如为1015cm3-1017cm3。高压半导体装置200包含第一高压阱区170及第二高压阱区180，第一高压阱区170具有第二导电型态，第二高压阱区180具有第一导电型态，其中第一高压阱区170的掺杂浓度可例如为1014cm3-1017cm3，第二高压阱区180的掺杂浓度可例如为1014cm3-1017cm3。

[0054] 如图1所示，高压半导体装置200包含第一掺杂区106、第二掺杂区108、第三掺杂区110及第四掺杂区112设置于基底100内。第一掺杂区106、第二掺杂区108位于隔离结构114与隔离结构116之间，亦位于隔离结构114与栅极结构120之间。且位于第一阱区102内。其中，第一掺杂区106具有第一导电型态，第二掺杂区108具有第二导电型态，第一掺杂区106与第二掺杂区108的掺杂浓度可例如为1018/cm3-1020/cm3，第一掺杂区106与第二掺杂区108可作为高压半导体装置200的源极区。第三掺杂区110设置于隔离结构116与隔离结构118之间，且位于第二阱区104内，第三掺杂区110具有第二导电型态，第三掺杂区110的掺杂浓度可例如为1018/cm3-1020/cm3，第三掺杂区110可作为高压半导体装置200的漏极区。第四掺杂区112设置在隔离结构114的相对于第一掺杂区106的另一侧，第四掺杂区112具有第一导电型态，第四掺杂区112的掺杂浓度可例如为1018/cm3-1020/cm3。

[0055] 如图1所示，高压半导体装置200包含设置在基底100上的介电层126。介电层126可包含由多个介电材料形成的多层结构，如氧化硅、氮化硅、氮氧化硅、磷硅酸盐玻璃(phosphosilicate glass，PSG)、硼磷硅玻璃(borophosphosilicate glass，BPSG)、低介电常数(low-k)介电材料或其他适合的介电材料。低介电常数介电材料包含氟化石英玻璃(fluorinated silica glass，FSG)、碳掺杂氧化硅(carbon doped silicon oxide)、无定形氟化碳(amorphous fluorinated carbon)、聚对二甲苯(parylene)、对苯并环丁烯(bis-benzocyclobutenes，BCB)、聚亚酰胺(polyimide)，但并不限于此。

[0056] 如图1所示，高压半导体装置200包含设置在基底100上的接触窗124，其设置于介电层126内，且接触窗124电连接至第一掺杂区106、第二掺杂区108、第三掺杂区110及第四掺杂区112。接触窗124的材料包含导电材料，例如铝(Al)、铜(Cu)、钨(W)、钛(Ti)、钽(Ta)、氮化钛(TiN)、氮化钽(TaN)、硅化镍(NiSi)、硅化钴(CoSi)、碳化钽(TaC)、硅氮化钽(TaSiN)、碳氮化钽(TaCN)、铝化钛(TiAl)，铝氮化钛(TiAlN)、其他适合的导电材料或前述的组合。

[0057] 此外，如图1所示，高压半导体装置200包含第一金属层130、第二金属层140、导通孔150设置于位于介电层126上的金属层间介电层(inter-metal dielectric，IMD)160内。

[0058] 如图1所示，第一金属层130包含第一金属层主体部132及多个第一金属阻挡块134，第一金属层主体部132通过接触窗124各自与第一掺杂区106、第二掺杂区108、第三掺杂区110及第四掺杂区112电连接，亦即，第一金属层主体部132各自与源极区和漏极区电连接。这些第一金属阻挡块134设置在隔离结构116的正上方。第二金属层140设置于第一金属层上，其包含第二金属层主体部142及多个第二金属阻挡块144，第二金属层主体部142通过导通孔150、第一金属层主体部132及接触窗124与第一掺杂区106、第二掺杂区108、第三掺杂区110及第四掺杂区112各自电连接，亦即，第二金属层主体部142与源极区和漏极区各自电连接。这些第二金属阻挡块144设置在隔离结构116和第一金属阻挡块134的正上方。

[0059] 第一金属层130、第二金属层140、导通孔150的材料可与接触窗124相同，金属层间介电层160的材料可与介电层126相同。

[0060] 如图1所示，每一个第一金属阻挡块134与对应的第二金属阻挡块144之间具有重叠部分A，该重叠部分A的宽度并无特别限制。

[0061] 第一金属阻挡块134与第二金属阻挡块144的设置可减低游离电子渗透至隔离结构116的机率，藉此防止高压半导体装置200的击穿电压下降。

[0062] 参阅图2，图2是根据本发明的一些实施例的高压半导体装置300的剖面图。图2所示的高压半导体装置300与图1所示的高压半导体装置200的不同处在于：高压半导体装置300更包含导通孔152。在一些实施例，导通孔152设置于第一金属阻挡块134与第二金属阻挡块144间的重叠部分A之中。如图2所示，导通孔152设置于隔离结构116的正上方，第一金属阻挡块134通过导通孔152与第二金属阻挡块144连接。导通孔152的材料可与导通孔150相同，并且可在同一步骤形成导通孔152及导通孔150。第一金属阻挡块134及第二金属阻挡块144并未和第一掺杂区106、第二掺杂区108、第三掺杂区110、第四掺杂区112电连接。

[0063] 设置在隔离结构116正上方，且位于第一金属阻挡块134与第二金属阻挡块144间的导通孔152可进一步限制游离电子迁移的路径，来降低游离电子渗透至隔离结构116的机率。在未设置第一金属阻挡块134、第二金属阻挡块144和导通孔152的情况下，特别是在高温(例如温度大于150℃)的环境时，电子具有较大的动能而更容易渗透至隔离结构116，使得高压半导体装置的击穿电压降低，并且造成漏电。而图2所示的高压半导体装置300相较于图1所示的高压半导体装置200多了导通孔152设置在第一金属阻挡块134与第二金属阻挡块144之间，此导通孔152的作用与第一金属阻挡块134和第二金属阻挡块144相同，其是用来作为阻断游离电子迁移的手段。在图1所示的高压半导体装置200，游离电子可以在第一金属阻挡块134与第二金属阻挡块144之间的区域迁移，例如，游离电子可从最左边的第二金属阻挡块144处迁移到最右边的第一金属阻挡块134处。而图2所示的高压半导体装置300所设置的导通孔152截断了上述迁移路径的可能性，亦即，游离电子迁移仅能从相邻的两个第二金属阻挡块144间迁移到对应的相邻的两个第一金属阻挡块134间。通过导通孔
152的设置，游离电子的迁移路径受到更多的限制。

[0064] 在一些实施例，如图1所示的高压半导体装置200的击穿电压约为789V，而如图2所示的高压半导体装置300的击穿电压约为745V。虽然如图2所示的高压半导体装置300的击穿电压略低于图1所示的高压半导体装置200，但如图2所示的高压半导体装置300更能防止游离电子渗透至隔离结构116上，而减低击穿电压下降和漏电的机率。在高温(例如温度大于150℃)的环境时，游离电子的动能较高，此情况下，如图2所示的高压半导体装置300的游离电子渗透至隔离结构116的机率会更明显地低于如图1所示的高压半导体装置200，因此更能防止漏电流发生。

[0065] 参阅图3，图3是根据本发明的一些实施例的高压半导体装置400的剖面图。在一些实施例，高压半导体装置400更包含多晶硅层190及导通孔154，多晶硅层190的作用和第一金属阻挡块134及第二金属阻挡块144类似，用以产生更多的堆迭来限制游离电子的迁移路径。多晶硅层190位于第一金属阻挡块134与隔离结构116之间，且位于隔离结构116的正上方。此外，导通孔154设置于多晶硅层190与第一金属阻挡块134间的重叠部分B。在一些实施例，重叠部分A与重叠部分B可以重叠。在一些实施例，重叠部分A与重叠部分B并未重叠。如图3所示，导通孔154的作用与导通孔152相同，其是用来作为阻断游离电子迁移的手段，导通孔154的材料可与接触窗124相同，并且可在同一步骤形成导通孔154及接触窗124。相较于图2所示的高压半导体装置300，可以更进一步限制游离电子的迁移路径，因此，在高温的环境时，更能防止漏电流发生。

[0066] 参阅图4A-图4D，图4A-图4D是根据本发明的一些实施例的第一金属阻挡块134、第二金属阻挡块144与导通孔152的布局的剖面图。在一些实施例，如图4A所示，每一个第一金属阻挡块134的长度D与每一个第二金属阻挡块144的长度D相同，且每一个第一金属阻挡块134与对应的第二金属阻挡块144在基底100上的投影完全重叠。在一些实施例，如图4B所示，每一个第一金属阻挡块134的长度D与每一个第二金属阻挡块144的长度D相同，且每一个第一金属阻挡块134与对应的第二金属阻挡块144在基底100上的投影未完全重叠，亦即，一部分的第一金属阻挡块134与一部分的第二金属阻挡块144在基底100上的投影重叠，而导通孔152设置在此重叠部分之中。在一些实施例，如图4C所示，这些第一金属阻挡块134具有第一长度D1及不同于第一长度D1的第二长度D2，这些第二金属阻挡块144具有第一长度D1及第二长度D2，且第一金属阻挡块134与相应的第二金属阻挡块144的长度相同，例如相对应的第一金属阻挡块134和第二金属阻挡块144皆为第一长度D1或皆为第二长度D2。在一些实施例，如图4D所示，这些第一金属阻挡块134具有第一长度D1、第二长度D2、第三长度D3及第四长度D4，这些第二金属阻挡块144具有第一长度D1、第二长度D2、第三长度D3及第四长度D4，且第一金属阻挡块134与相应的第二金属阻挡块144的长度相同。在此实施例，第一长度D1、第二长度D2、第三长度D3及第四长度D4之间的关系可为线性递减，例如第一长度D1>第二长度D2>第三长度D3>第四长度D4。在一些实施例，第一长度D1、第二长度D2、第三长度D3及第四长度D4之间的关系可为线性递增，例如第一长度D1<第二长度D2<第三长度D3<第四长度D4。

[0067] 虽然在本发明的实施例仅揭示高压半导体装置包含第一金属层及第二金属层，但在其他实施例，高压半导体装置更包含第三金属层、第四金属层或更多的金属层，本发明并不以此为限。此外，第一金属阻挡块的长度与对应的第二金属阻挡块的长度可相同，亦可不同，本发明并不以此为限。

[0068] 虽然本发明的实施例及其优点已揭露如上，但应该了解的是，任何所属技术领域中相关技术人员，在不脱离本发明的精神和范围内，当可作更动、替代与润饰。此外，本发明的保护范围并未局限于说明书内所述特定实施例中的工艺、机器、制造、物质组成、装置、方法及步骤，任何所属技术领域中相关技术人员可从本发明揭示内容中理解现行或未来所发展出的工艺、机器、制造、物质组成、装置、方法及步骤，只要可以在此处所述实施例中实施大抵相同功能或获得大抵相同结果皆可根据本发明使用。因此，本发明的保护范围包括上述工艺、机器、制造、物质组成、装置、方法及步骤。另外，每一申请专利范围构成个别的实施例，且本发明的保护范围也包括各个申请专利范围及实施例的组合。