本发明公开了一种超宽带高带宽射频双向收发一体化集成模块，属于无线信息传输技术领域，包括主控单元、供电单元、微波频率合成单元、射频发射单元、射频接收单元、数字信号处理单元以及射频收发控制单元；主控单元主要完成总线驱动、数据交互、信号处理等功能；供电单元提供高稳定、低噪声电源；微波频率合成单元、射频发射单元、射频接收单元、数字信号处理单元采用微波频率合成技术、宽带变频技术、信号调理技术、宽带调制解调技术、数字信号处理技术实现最大单向8×8或者双向4×4射频收发；射频收发控制单元实现射频收发控制。本发明的射频双向收发一体化集成模块易集成，可扩展，符合大规模MIMO射频多路收发的需求。
1.一种超宽带高带宽射频收发双向一体化集成模块，其特征在于：包括主控单元、供电单元、微波频率合成单元、射频接收单元、射频发射单元、数字信号处理单元以及8路射频收发控制单元；
供电单元，被配置为用于为主控单元和微波频率合成单元提供电源；
微波频率合成单元，包括时钟参考单元、微波接收频率合成单元和微波发射频率合成单元；
时钟参考单元，被配置为用于实现时钟内外参考切换，参考时钟合成；
微波接收频率合成单元，包括高速ADC采样时钟合成单元、接收变频本振合成单元和接收解调本振合成单元；
高速ADC采样时钟合成单元，包括第八集成PLL芯片、第八集成VCO芯片和第四低通滤波器；时钟参考单元的参考时钟输出到第八集成PLL芯片，第八集成PLL芯片驱动第八集成VCO芯片输出射频信号经过第四低通滤波器产生高速ADC采样时钟信号；
接收变频本振合成单元，包括接收上变频本振合成电路和接收下变频本振合成电路；
接收上变频本振合成电路，包括第一集成PLL芯片、第一集成VCO芯片以及第六带通滤波器；时钟参考单元的参考时钟输出到第一集成PLL芯片，第一集成PLL芯片驱动第一集成VCO芯片输出射频信号经过第六低通滤波器产生上变频本振信号；
接收下变频本振合成电路，包括第二集成PLL芯片、第二集成VCO芯片以及第七带通滤波器；时钟参考单元的参考时钟输出到第二集成PLL芯片，第二集成PLL芯片驱动第二集成VCO芯片输出射频信号经过第七带通滤波器产生下变频本振信号；
接收解调合成本振单元，包括第三集成PLL芯片、第三集成VCO芯片以及第八带通滤波器；时钟参考单元的参考时钟输出到第三集成PLL芯片，第三集成PLL芯片驱动第三集成VCO芯片输出射频信号经过第八带通滤波器产生接收解调本振信号；
微波发射频率合成单元，包括高速DAC采样时钟合成单元、发射变频本振合成单元和发射调制本振合成单元；
高速DAC采样时钟合成单元，包括第四集成PLL芯片、第四集成VCO芯片和第一低通滤波器；时钟参考单元的参考时钟输出到第四集成PLL芯片，第四集成PLL芯片驱动第四集成VCO芯片输出射频信号经过第一带通滤波器产生高速DAC采样时钟信号；
发射调制本振合成单元，包括第五集成PLL芯片、第五集成VCO芯片和第九带通滤波器；
时钟参考单元的参考时钟输出到第五集成PLL芯片，第五集成PLL芯片驱动第五集成VCO芯片输出射频信号经过第九带通滤波器产生发射调制本振信号；
发射变频本振合成单元，包括发射下变频本振电路和发射上变频本振电路；
发射下变频本振电路，包括第六集成PLL芯片、第六集成VCO芯片和第十三带通滤波器；
时钟参考单元的参考时钟输出到第六集成PLL芯片，第六集成PLL芯片驱动第六集成VCO芯片输出射频信号经过第十三带通滤波器产生发射下变频本振信号；
发射上变频本振电路，包括第七集成PLL芯片、第七集成VCO芯片和第十四带通滤波器；
时钟参考单元的参考时钟输出到第七集成PLL芯片，第七集成PLL芯片驱动第七集成VCO芯片输出射频信号经过第十四带通滤波器产生发射上变频本振信号；
射频发射单元，包括发射变频调理单元和发射调制单元；
发射调制单元，包括双路DAC芯片、第二低通滤波器、第三低通滤波器、第一幅度调理电路、第二幅度调理电路和第二正交调制器；
发射调制单元通过高速双路DAC芯片将接收的数字信号转换为模拟基带信号，采样时钟由微波频率合成单元中的高速DAC采样时钟合成单元产生，通过高速双路DAC芯片转换的模拟基带信号通过第二低通滤波器、第三低通滤波器、第一幅度调理电路和第二幅度调理电路输出到第二正交调制器，并与发射调制本振合成单元产生的正交调制本振合成产生
发射变频调理单元，包括第四射频开关、第十带通滤波器、第十一带通滤波器、第十二带通滤波器、第一混频器、第二混频器、第三幅度调理电路、第五射频开关和第六射频开关；
中频信号输出到第四射频开关，根据输出频率范围的需要选择输出通路；第一路低频下变频通道，输出信号频率为30MHz～400MHz时，信号经过第十带通滤波器与微波频率合成单元中的子单元发射变频本振合成单元产生的下变频本振变频信号，通过第一混频器产生
30MHz～400MHz载波调制信号，在经过第三幅度调理电路后输出到第五射频开关；
第二路直通通道，输出信号频率为400MHz～6GHz时，信号经过第十一带通滤波器和第三幅度调理电路输出到第五射频开关；
第三路高频上变频通道，输出信号频率为6GHz～20GHz时，信号经过第十二带通滤波器后与微波频率合成单元的子单元发射变频本振合成单元产生的上变频本振变频信号通过第二混频器混频输出6GHz～20GHz信号输出到第五射频开关；
最后，信号经过第六射频开关实现最终超宽带信号输出，在把I/O端口作为输出使用时，该端口从第六射频开关输出到第一射频开关并通过I/O端口最终输出；
射频接收单元，包括接收变频调理单元和接收解调单元；
接收变频调理单元，包括第一射频开关、第二射频开关、第一带通滤波器、第二带通滤波器、第一可控增益电路、第二可控增益电路、上变频混频器、下变频混频器、第三带通滤波器、第四带通滤波器以及第五带通滤波器；
接收变频调理单元将接收到的射频信号首先通过第一射频开关切换输入输出通道为输入通道，再根据输入射频信号频率情况通过第二射频开关选择，第一路低频上变频通道，输入频率为30MHz～400MHz时选通，经过第一带通滤波器和第一可控增益电路处理后，与接收变频本振合成单元产生的频率为2030MHz～2400MHz的上变频本振信号，经过上变频混频器混频后产生2GHz载波调制信号，经过第四带通滤波器输出到接收解调单元；第二路直通通道，经过频率为400MHz～6GHz的第三带通滤波器输出到接收解调单元；第三路高频下变频通道，输入频率为6GHz～20GHz时选通，经过第二带通滤波器和第二可控增益电路处理后，与接收变频本振合成单元产生的频率为10GHz～20GHz的下变频本振信号，经过下变频混频器混频后产生频率范围为400MHz～6GHz的载波调制信号，经过第五带通滤波器输出到接收解调单元；
接收解调单元，包括第三射频开关、第一正交解调器以及双路ADC芯片；
接收解调单元将第三射频开关输出的中频信号与接收解调本振合成单元输出的本振信号通过第一正交解调器进行解调产生模拟差分基带信号，并通过双路ADC芯片进行高速模数转换产生数字基带信号；
数字信号处理单元，分为数字信号采集处理单元和数字信号发生处理单元；
数字信号采集处理单元，被配置为用于对射频接收单元产生的差分正交基带信号进行抽取、解析在内的数字信号处理；
数字信号发生处理单元，被配置为用于根据主控单元的调制、频率、带宽参数进行配置产生满足发射调制模块要求的数字域差分正交基带信号；
射频收发控制单元，包括FPGA和多路电平控制驱动电路；被配置为用于对多路信号收发进行配置，实现包括多路单向、双向、不同的幅度、频率、信号带宽、信号制式在内的参数进行配置；
当进行信号接收时，射频收发控制单元控制选通输入信号数量和路径以及幅度参数，并根据输入信号频率范围进行信号变频通路选择，并传输到接收变频调理单元，接收变频调理单元将输入信号调理到正交解调器射频信号频率范围，并传输到射频解调单元，所述射频解调单元将载波调制信号解调为正交基带信号，再通过高性能ADC将模拟基带信号采样为数字基带信号输出到数字信号处理单元；
当进行信号发射时，射频收发控制单元控制选通输入信号数量和路径以及幅度参数，将数字信号处理单元产生的基带信号传输到发射调制单元，发射调制单元对基带信号进行本振调制产生射频载波调制信号并输出到发射变频调理单元，发射变频调理单元对信号进行变频覆盖30MHz～20GHz的频率范围，并进行信号调理，实现信号输出。
2.根据权利要求1所述的超宽带高带宽射频收发双向一体化集成模块，其特征在于：主控单元与微波频率合成单元、射频发射单元、射频接收单元、数字信号处理单元、射频收发控制单元之间采用PCI总线进行数据和地址互联，高速DAC、ADC与FPGA采用高速差分LVDS接口实现互联。
3.根据权利要求1所述的超宽带高带宽射频收发双向一体化集成模块，其特征在于：时钟参考单元采用ADCLK954时钟缓冲驱动器产生12路同源时钟信号。
4.根据权利要求1所述的超宽带高带宽射频收发双向一体化集成模块，其特征在于：高速ADC采样时钟合成单元采用变采样时钟的工作方式，保证工作时钟为实际数据处理时钟的2的指数倍数关系，采用ADF4355锁相环频率合成芯片产生1GHz采样时钟，采用ADS5400高速模数转换芯片进行模拟信号采样。
5.根据权利要求1所述的超宽带高带宽射频收发双向一体化集成模块，其特征在于：接收变频本振合成单元和发射变频本振合成单元采用ADF4355锁相环频率合成芯片合成
2030MHz～2400MHz低频本振信号，采用PLL芯片HMC702LP6CE和集成VCO芯片HMC733LC4B以及二分频芯片UXM15P构成锁相环电路产生10GHz～20GHz高频本振信号。
6.根据权利要求1所述的超宽带高带宽射频收发双向一体化集成模块，其特征在于：接收解调本振合成单元和发射调制本振合成单元均采用ADF4355锁相环频率合成芯片。
7.根据权利要求1所述的超宽带高带宽射频收发双向一体化集成模块，其特征在于：高速DAC采样时钟合成单元采用ADF4355锁相环频率合成芯片和差分1.2GHz重构滤波器产生高速采样时钟，采用AD9736高速数模转换芯片进行数模转换。
8.根据权利要求1所述的超宽带高带宽射频收发双向一体化集成模块，其特征在于：接收变频调理单元采用ADL5380差分正交解调器，发射变频调理单元采用ADL5375差分正交调制器，接收变频调理单元和发射变频调理单元的低频混频电路均采用HMC213AMS8E混频器，高频混频电路均采用HMC773LC3B混频器。
9.根据权利要求1所述的超宽带高带宽射频收发双向一体化集成模块，其特征在于：数字信号处理单元采用高性能FPGA芯片XC7K325T-2FFG900I和存储芯片PC28F00AP30TF进行高速数字信号处理。
10.根据权利要求1所述的超宽带高带宽射频收发双向一体化集成模块，其特征在于：
射频收发控制单元采用FPGA芯片XC6SLX100-2FGG484I和存储芯片XCF32PVOG48I。
一种超宽带高带宽射频收发双向一体化集成模块
技术领域
[0001] 本发明属于无线信息传输技术领域，具体涉及一种超宽带高带宽射频收发双向一体化集成模块。
背景技术
[0002] 随着无线接入的多样化，对于大规模MIMO无线通信测试技术频率覆盖范围越来越大，带宽以及传输速率要求越来越高，射频收发电路设计的难度也成指数上升，已经成为大规模MIMO设计的难点。
[0003] 射频收发双向一体化集成技术是以混频、滤波、放大和衰减等电路为基础，以完全不失真地保持宽带输入输出信号特征为终极目标，对传输信号幅度、偏移和相位进行调整的技术，涉及高速信号传输匹配技术、宽带滤波技术、宽带放大与衰减技术、均衡技术，重点突破包括高线性大动态范围发射机研究、低噪声大动态范围接收机研究、射频模块小型化研究、高稳定度低相位噪声时钟频率合成模块研究等关键技术。随着输入输出信号频率的不断提高，信号带宽增大，需要通过对射频收发电路设计技术的研究，确保输入输出信号的质量。因此，在宽频段、大宽带的射频收发电路的设计中需采用新的方法及手段来实现宽带信号的调理以及多通道同步，以满足高质量大规模MIMO无线通信测试的要求。
[0004] 当前的多路射频收发双向模块实现方式主要分为分立方案和集成方案。其中集成方案主要是采用主流公司提供的如AD9361和AD9371等芯片，芯片内部集成了高速数据接口、收发本振合成电路、载波调制解调电路、放大衰减电路等。在体积方面有极大的优势，指标也能满足不少的应用场合。但是其有效信号带宽偏窄，受限于采样时钟速率和数据处理速率，这些集成芯片在双发双收状态下有效带宽只有原来的一半，并且SINC滚降特性非常明显，信号的频响特性受到很大影响，在宽带应用时会严重影响信号质量。另外在极小的体积集成了多种功能，其射频泄露、杂散等会对信号指标有所影响。高达千个以上的寄存器控制麻烦，没有提供标准的封装接口可以调用。不利于调试测试和实际控制及使用。分立方案主要是用单个的射频发射模块和单个的射频接收模块以及独立的开关模块等进行搭建满足射频收发双向的要求。体积较大，控制不便，一致性同步性不好。
[0005] 现有技术方案中集成方案存在有效信号带宽偏窄、SINC滚降效应明显，影响宽带信号指标特性，覆盖频率范围偏小，全参数串口控制方式调用不便；分立方案集成度不够，体积偏大，控制不便，一致性同步性不好。
发明内容
[0006] 针对现有技术中存在的上述技术问题，本发明提出了一种超宽带高带宽射频收发双向一体化集成模块，设计合理，克服了现有技术的不足，具有良好的效果。
[0007] 为了实现上述目的，本发明采用如下技术方案：
[0008] 一种超宽带高带宽射频收发双向一体化集成模块，包括主控单元、供电单元、微波频率合成单元、射频接收单元、射频发射单元、数字信号处理单元以及8路射频收发控制单元；
[0009] 主控单元，被配置为用于总线驱动、数据交互、信号处理；
[0010] 供电单元，被配置为用于为主控单元和微波频率合成单元提供电源；
[0011] 微波频率合成单元，包括时钟参考单元、微波接收频率合成单元和微波发射频率合成单元；
[0012] 时钟参考单元，被配置为用于实现时钟内外参考切换；
[0013] 微波接收频率合成单元，包括高速ADC采样时钟合成单元、接收变频本振合成单元和接收解调本振合成单元；
[0014] 高速ADC采样时钟合成单元，包括第八集成PLL芯片、第八集成VCO芯片和第四低通滤波器；时钟参考单元的参考时钟输出到第八集成PLL芯片，第八集成PLL芯片驱动第八集成VCO芯片输出射频信号经过第四低通滤波器产生高速ADC采样时钟信号；
[0015] 接收变频本振合成单元，包括接收上变频本振合成电路和接收下变频本振合成电路；
[0016] 接收上变频本振合成电路，包括第一集成PLL芯片、第一集成VCO芯片以及第六带通滤波器；时钟参考单元的参考时钟输出到第一集成PLL芯片，第一集成PLL芯片驱动第一集成VCO芯片输出射频信号经过第六低通滤波器产生上变频本振信号；
[0017] 接收下变频本振合成电路，包括第二集成PLL芯片、第二集成VCO芯片以及第七带通滤波器；时钟参考单元的参考时钟输出到第二集成PLL芯片，第二集成PLL芯片驱动第二集成VCO芯片输出射频信号经过第七带通滤波器产生下变频本振信号；
[0018] 接收解调合成本振单元，包括第三集成PLL芯片、第三集成VCO芯片以及第八带通滤波器；时钟参考单元的参考时钟输出到第三集成PLL芯片，第三集成PLL芯片驱动第三集成VCO芯片输出射频信号产生接收解调本振信号；
[0019] 微波发射频率合成单元，包括高速DAC采样时钟合成单元、发射变频本振合成单元和发射调制本振合成单元；
[0020] 高速DAC采样时钟合成单元，包括第四集成PLL芯片、第四集成VCO芯片和第一低通滤波器；时钟参考单元的参考时钟输出到第四集成PLL芯片，第四集成PLL芯片驱动第四集成VCO芯片输出射频信号经过第一带通滤波器产生高速DAC采样时钟信号；
[0021] 发射调制本振合成单元，包括第五集成PLL芯片、第五集成VCO芯片和第九带通滤波器；时钟参考单元的参考时钟输出到第五集成PLL芯片，第五集成PLL芯片驱动第五集成VCO芯片输出射频信号经过第九带通滤波器产生发射调制本振信号；
[0022] 发射变频本振合成单元，包括发射下变频本振电路和发射上变频本振电路；
[0023] 发射下变频本振电路，包括第六集成PLL芯片、第六集成VCO芯片和第十三带通滤波器；时钟参考单元的参考时钟输出到第六集成PLL芯片，第六集成PLL芯片驱动第六集成VCO芯片输出射频信号经过第十三带通滤波器产生发射下变频本振信号；
[0024] 发射上变频本振电路，包括第七集成PLL芯片、第七集成VCO芯片和第十四带通滤波器；时钟参考单元的参考时钟输出到第七集成PLL芯片，第七集成PLL芯片驱动第七集成VCO芯片输出射频信号经过第十四带通滤波器产生发射上变频本振信号；
[0025] 射频发射单元，包括发射变频调理单元和发射调制单元；
[0026] 发射调制单元，包括双路DAC芯片、第二低通滤波器、第三低通滤波器、第一幅度调理电路、第二幅度调理电路和第二正交调制器；
[0027] 发射调制单元通过高速双路DAC芯片将接收的数字信号转换为模拟基带信号，采样时钟由微波频率合成单元中的高速DAC采样时钟合成单元产生，通过高速双路DAC芯片转换的模拟基带信号通过第二低通滤波器、第三低通滤波器、第一幅度调理电路和第二幅度调理电路输出到第二正交调制器，并与发射调制本振合成单元产生的正交调制本振合成产生400MHz～6GHz载波调制信号；
[0028] 发射变频调理单元，包括第四射频开关、第十带通滤波器、第十一带通滤波器、第十二带通滤波器、第一混频器、第二混频器、第三幅度调理电路、第五射频开关和第六射频开关；
[0029] 中频信号输出到第四射频开关，根据输出频率范围的需要选择输出通路；第一路低频下变频通道，输出信号频率为30MHz～400MHz时，信号经过第十带通滤波器与微波频率合成单元中的子单元发射变频本振合成单元产生的下变频本振变频信号，通过第一混频器产生30MHz～400MHz载波调制信号，在经过第三幅度调理电路后输出到第五射频开关；
[0030] 第二路直通通道，输出信号频率为400MHz～6GHz时，信号经过第十一带通滤波器和第三幅度调理电路输出到第五射频开关；
[0031] 第三路高频上变频通道，输出信号频率为6GHz～20GHz时，信号经过第十二带通滤波器后与微波频率合成单元的子单元发射变频本振合成单元产生的上变频本振变频信号通过第二混频器混频输出6GHz～20GHz信号输出到第五射频开关；
[0032] 最后，信号经过第六射频开关实现最终超宽带信号输出，在把I/O端口作为输出使用时，该端口从第六射频开关输出到第一射频开关并通过I/O端口最终输出；
[0033] 射频接收单元，包括接收变频调理单元和接收解调单元；
[0034] 接收变频调理单元，包括第一射频开关、第二射频开关、第一带通滤波器、第二带通滤波器、第一可控增益电路、第二可控增益电路、上变频混频器、下变频混频器、第三带通滤波器、第四带通滤波器以及第五带通滤波器；
[0035] 接收变频调理单元将接收到的射频信号首先通过第一射频开关切换输入输出通道为输入通道，再根据输入射频信号频率情况通过第二射频开关选择，第一路低频上变频通道，输入频率为30MHz～400MHz时选通，经过第一带通滤波器和第一可控增益电路处理后，与接收变频本振合成单元产生的频率为2030MHz～2400MHz的上变频本振信号，经过上变频混频器混频后产生2GHz载波调制信号，经过第四带通滤波器输出到接收解调单元；第二路直通通道，经过频率为400MHz～6GHz的第三带通滤波器输出到接收解调单元；第三路高频下变频通道，输入频率为6GHz～20GHz时选通，经过第二带通滤波器和第二可控增益电路处理后，与接收变频本振合成单元产生的频率为10GHz～20GHz的下变频本振信号，经过下变频混频器混频后产生频率范围为400MHz～6GHz的载波调制信号，经过第五带通滤波器输出到接收解调单元；
[0036] 接收解调单元，包括第三射频开关、第一正交解调器以及双路ADC芯片；
[0037] 接收解调单元将第三射频开关输出的中频信号与接收解调本振合成单元输出的本振信号通过第一正交解调器进行解调产生模拟差分基带信号，并通过双路ADC芯片进行高速模数转换产生数字基带信号；
[0038] 数字信号处理单元，分为数字信号采集处理单元和数字信号发生处理单元；
[0039] 数字信号采集处理单元，被配置为用于对射频接收单元产生的差分正交基带信号进行抽取、解析在内的数字信号处理；
[0040] 数字信号发生处理单元，被配置为用于根据主控单元的调制、频率、带宽参数进行配置产生满足发射调制模块要求的数字域差分正交基带信号；
[0041] 射频收发控制单元，包括FPGA和多路电平控制驱动电路；被配置为用于对多路信号收发进行配置，实现包括多路单向、双向、不同的幅度、频率、信号带宽、信号制式在内的参数进行配置；
[0042] 当进行信号接收时，射频收发控制单元控制选通输入信号数量和路径以及幅度参数，并根据输入信号频率范围进行信号变频通路选择，并传输到接收变频调理单元，接收变频调理单元将输入信号调理到正交解调器射频信号频率范围，并传输到射频解调单元，所述射频解调单元将载波调制信号解调为正交基带信号，再通过高性能ADC将模拟基带信号采样为数字基带信号输出到数字信号处理单元；
[0043] 当进行信号发射时，射频收发控制单元控制选通输入信号数量和路径以及幅度参数，将数字信号处理单元产生的基带信号传输到发射调制单元，发射调制单元对基带信号进行本振调制产生射频载波调制信号并输出到发射变频调理单元，发射变频调理单元对信号进行变频覆盖30MHz～20GHz的频率范围，并进行信号调理，实现信号输出。
[0044] 优选地，主控单元与微波频率合成单元、射频发射单元、射频接收单元、数字信号处理单元、射频收发控制单元之间采用PCI总线进行数据和地址互联，高速DAC、ADC与FPGA采用高速差分LVDS接口实现互联。
[0045] 优选地，时钟参考单元采用ADCLK954时钟缓冲驱动器产生12路同源时钟信号。
[0046] 优选地，高速ADC采样时钟合成单元采用变采样时钟的工作方式，保证工作时钟为实际数据处理时钟的2的指数倍数关系，采用ADF4355锁相环频率合成芯片产生1GHz采样时钟，采用ADS5400高速模数转换芯片进行模拟信号采样。
[0047] 优选地，接收变频本振合成单元和发射变频本振合成单元采用ADF4355锁相环频率合成芯片合成2030MHz～2400MHz低频本振信号，采用PLL芯片HMC702LP6CE和集成VCO芯片HMC733LC4B以及二分频芯片UXM15P构成锁相环电路产生10GHz～20GHz高频本振信号。
[0048] 优选地，接收解调本振合成单元和发射调制本振合成单元均采用ADF4355锁相环频率合成芯片。
[0049] 优选地，高速DAC采样时钟合成单元采用ADF4355锁相环频率合成芯片和差分1.2GHz重构滤波器产生高速采样时钟，采用AD9736高速数模转换芯片进行数模转换。
[0050] 优选地，接收变频调理单元采用ADL5380差分正交解调器，发射变频调理单元采用ADL5375差分正交调制器，接收变频调理单元和发射变频调理单元的低频混频电路均采用HMC213AMS8E混频器，高频混频电路均采用HMC773LC3B混频器。
[0051] 优选地，数字信号处理单元采用高性能FPGA芯片XC7K325T-2FFG900I和存储芯片PC28F00AP30TF进行高速数字信号处理。
[0052] 优选地，射频收发控制单元采用FPGA芯片XC6SLX100-2FGG484I和存储芯片XCF32PVOG48I。
[0053] 本发明所带来的有益技术效果：
[0054] (1)模块化设计，单一模块支持最大8×8单向收发和最大4×4双向收发，并且可以多个模块共同构建更大规模的射频收发双向模块满足应用需求；
[0055] (2)具有共时基和同频特性，利于实现多通道之间同步控制；
[0056] (3)采样时钟高，信号射频带宽达到200MHz，并可以进行信号带宽扩展，可以满足更高的信号带宽需求，信号带内频响较好；
[0057] (4)频率覆盖范围宽，在30MHz～20GHz频率范围内实现信号收发功能；
[0058] (5)信号动态范围大，输入幅度范围+15dBm～-40dBm，输出幅度范围-20dBm～-110dBm满足不同的测试需求。
附图说明
[0059] 图1为超宽带高带宽射频收发双向一体化集成模块的原理框图。
[0060] 图2为射频双向收发电路(4×4)的原理图。
[0061] 图3为微波频率合成单元的原理框图。
[0062] 图4为射频发射单元、射频接收单元、数字信号处理单元的原理框图。
[0063] 图5为射频收发控制单元的原理框图。
[0064] 其中，1-主控单元；2-供电单元；3-微波频率合成单元；302-接收变频本振合成单元；3021-第一锁相环频率合成芯片；3022-第一集成VCO芯片；3023-第六带通滤波器；3025-第二锁相环频率合成芯片；3026-第二集成VCO芯片；3027-第七带通滤波器；303-接收解调合成本振单元；3031-第三锁相环频率合成芯片；3032-第三集成VCO芯片；3033-第八带通滤波器；304-高速ADC采样时钟合成单元；3041-第八锁相环频率合成芯片；3042-第八集成VCO芯片；3043-第四低通滤波器；312-发射变频本振合成单元；3121-第七锁相环频率合成芯片；3122-第七集成VCO芯片；3123-第十四带通滤波器；3125-第六锁相环频率合成芯片；3126-第六集成VCO芯片；3127-第十三带通滤波器；313-发射调制本振合成单元；3131-第五锁相环频率合成芯片；3132-第五集成VCO芯片；3133-第九带通滤波器；314-高速DAC采样时钟合成单元；3141-第四锁相环频率合成芯片；3142-第四集成VCO芯片；3143-第一低通滤波器；4-射频接收单元；40-接收变频调理单元；4011-第一射频开关；4012-第二射频开关；
4013-第一带通滤波器；4014-第二带通滤波器；4015-第一可控增益电路；4016-第二可控增益电路；4017-上变频混频器；4018-下变频混频器；4019-第三带通滤波器；4020-第四带通滤波器；4021-第五带通滤波器；41-接收解调单元；4111-第三射频开关；4112-第一正交解调器；4113-双路ADC芯片；5-射频发射单元；5011-第六射频开关；5012-第五射频开关；
5013-第三幅度调理电路；5014-第一混频器；5015-第二混频器；5016-第十带通滤波器；
5017-第十一带通滤波器；5018-第十二带通滤波器；5019-第四射频开关；51-发射调制单元；5111-第二正交调制器；5112-第一幅度调理电路；5113-第二幅度调理电路；5114-第二低通滤波器；5115-第三低通滤波器；5117-双路DAC芯片；6-数字信号处理单元；7-射频收发控制单元；
具体实施方式
[0065] 下面结合附图以及具体实施方式对本发明作进一步详细说明：
[0066] 实施例1：
[0067] 如图1所示，超宽带高带宽射频收发双向一体化集成模块，包括主控单元1、供电单元2、微波频率合成单元3(8路)、射频接收单元4(8路)、射频发射单元5(8路)、数字信号处理单元6(8路)以及射频收发控制单元7。
[0068] 主控单元1，采用COMe9600-175F-S4-X主控模块，包括PCIe、SATA、USB、POWER、Audio、Video等控制接口，完成显示驱动、电源管理、音频驱动、视频驱动、PCIe总线驱动等控制，通过PCIe总线、SATA实现数据交互、信号处理。
[0069] 该射频收发双向一体化集成模块工作时，主控单元1首先进行模式选择，如单向/双向、输入射频端口/输出射频端口选择、TDD/FDD模式选择等参数。
[0070] 射频收发双向一体化集成模块工作在接收状态时，射频收发控制单元7对各项参数进行配置，对频段进行选通控制。如图5所示。
[0071] 射频接收单元4中的接收变频调理单元40，将接收到的射频信号首先通过第一射频开关4011(HMC547LP3E)切换输入输出通道为输入通道，再根据输入射频信号频率情况通过第二射频开关4012(HMC641LP4E)选择；
[0072] 第一路低频上变频通道，输入频率为30MHz～400MHz时选通，经过第一带通滤波器4013和第一可控增益电路4015处理后，与接收变频本振合成单元302产生的频率为2030MHz～2400MHz的上变频本振信号，经过上变频混频器4017(HMC213AMS8E)混频后产生2GHz载波调制信号，经过第三带通滤波器4019输出到第三射频开关4111(HMC641LP4E)；其中，接收变频本振合成单元302的上变频本振合成电路，包括第一锁相环频率合成芯片3021(HMC702LP6CE(DC～14GHz))、第一集成VCO芯片3022(HMC733LC3B)以及第六带通滤波器
3023，射频/本振频段为1.5GHz～4.5GHz，中频输出为DC～1.5GHz，使用时中频端口作为输入，射频端口作为输出。
[0073] 第二路直通通道，经过频率为400MHz～6GHz的第四带通滤波器4020输出到第三射频开关4111(HMC641LP4E)。
[0074] 第三路高频下变频通道，输入频率为6GHz～20GHz时选通，经过第二带通滤波器4014和第二可控增益电路4016处理后，与接收变频本振合成单元302产生的频率为10GHz～
20GHz的下变频本振信号，经过下变频混频器4018(HMC773LC3B)混频后产生频率范围为
400MHz～6GHz的载波调制信号，经过第五带通滤波器4021输出到第三射频开关4111(HMC641LP4E)；其中，接收变频本振合成单元302的下变频本振合成电路，包括第二锁相环频率合成芯片3025(ADF4355)、第二集成VCO芯片3026(HMC833LP6GE)以及中心频率为2GHz的第七带通滤波器3027，射频/本振频段为6GHz～26GHz，中频输出为DC～8GHz。
[0075] 射频接收单元4中的接收解调单元41，将第三射频开关4111(HMC641LP4E)输出的中频信号与接收解调本振合成单元303输出的本振信号通过第一正交解调器4112(ADL5380)进行解调产生模拟差分基带信号，并通过双路ADC芯片4113(ADS5402)进行高速模数转换产生数字基带信号；其中，接收解调合成本振单元303包括锁相环合成芯片3031(ADF4355)、第三集成VCO芯片3032(HMC833LP6GE)、第七带通滤波器3033。
[0076] 数字信号处理单元6将采集的数字正交基带信号进行抽取、滤波、解析等数字信号处理后将处理结果与主控单元1交互输出结果，如图3、图4所示。
[0077] 射频收发双向一体化集成模块工作在发射状态时，射频收发控制单元7对各项参数进行配置，对频段进行选通控制，如图5所示。
[0078] 数字信号处理单元6根据主控单元1的参数配置要求产生数字差分正交基带信号。
[0079] 射频发射单元5中的发射调制单元51通过高速双路DAC芯片5117(AD9783)将数字信号转换为模拟基带信号，采样时钟由微波频率合成单元3中的高速DAC采样时钟合成单元314产生，其包括第四锁相环频率合成芯片3141(ADF4355)、第四集成VCO芯片3142(HMC833LP6GE)和第一低通滤波器3143。
[0080] 通过高速双路DAC芯片5117(AD9783)转换的模拟基带信号通过第一低通滤波器5114、第二低通滤波器5115、第一幅度调理电路5112和第二幅度调理电路5113输出到第二正交调制器5111，并与微波频率合成单元3中的发射调制本振合成单元313产生的正交调制本振合成产生400MHz～6GHz载波调制信号；其中，发射调制合成本振单元313包括第五锁相环频率合成芯片3131、第五集成VCO芯片3132和第九带通滤波器3133。
[0081] 中频信号输出到第四射频开关5019(HMC641LP4E)，根据输出频率范围的需要选择输出通路。第一路低频下变频通道，输出信号频率为30MHz～400MHz时，信号经过第十带通滤波器5016与微波频率合成单元3中的子单元发射变频本振合成单元312产生的下变频本振变频信号，通过第一混频器5014(HMC213AMS8E)产生30MHz～400MHz载波调制信号，在经过第三幅度调理电路5013后输出到第五射频开关5012(HMC641LP4E)；其中，发射变频本振合成单元312的下变频本振电路包括第六锁相环频率合成芯片3125(ADF4355)、第六集成VCO芯片3126(HMC833LP6GE)和第十三带通滤波器3127。
[0082] 第二路直通通道，输出信号频率为400MHz～6GHz时，信号经过第十一带通滤波器5017和第三幅度调理电路5013输出到第五射频开关5012(HMC641LP4E)。
[0083] 第三路高频上变频通道，输出信号频率为6GHz～20GHz时，信号经过第十二带通滤波器5018后与微波频率合成单元3的子单元发射变频本振合成单元312产生的上变频本振变频信号通过第二混频器5015(HMC773LC3B)混频输出6GHz～20GHz信号输出到第五射频开关5012(HMC641LP4E)；其中，发射变频本振合成单元312的上变频本振电路包括第七锁相环频率合成芯片3121(HMC702LP6CE(DC～14GHz)、第七集成VCO芯片3122(HMC733LC3B)和第十四带通滤波器3123。
[0084] 最后，信号经过第六射频开关5011(HMC547LP3E)实现最终超宽带信号输出，在把I/O端口作为输出使用时，该端口从第六射频开关5011(HMC547LP3E)输出到第一射频开关4011(HMC547LP3E)并通过I/O端口最终输出，如图3、图4所示。
[0085] 当然，上述说明并非是对本发明的限制，本发明也并不仅限于上述举例，本技术领域的技术人员在本发明的实质范围内所做出的变化、改型、添加或替换，也应属于本发明的保护范围。
