一种SONO刻蚀工艺的检测方法

摘要

本发明提供了一种SONO刻蚀工艺的检测方法，其包括以下步骤：形成沟道侧壁堆叠结构，所述堆叠结构为SONO的堆叠结构；刻蚀所述沟道侧壁堆叠结构；在所述沟道中沉积填充掺杂的多晶硅；对所述掺杂的多晶硅进行平坦化处理；进行电子束检测(EBI)以检测所述刻蚀步骤的刻蚀效果。本发明由于采用了在SONO刻蚀后进行的掺杂多晶硅的沉积填充步骤和退火步骤，能够实现SONO刻蚀工艺步骤后的在线电子束检测(EBI)，从而缩短了刻蚀工艺检测的周期，并且提高了检测的精度和有效性。

权利要求

1.一种SONO刻蚀工艺的检测方法，其包括以下步骤：形成沟道侧壁堆叠结构，所述堆叠结构为SONO的堆叠结构；

刻蚀所述沟道侧壁堆叠结构；

在所述沟道中沉积填充掺杂的多晶硅；

对所述掺杂的多晶硅进行平坦化处理；

进行电子束检测(EBI)以检测所述刻蚀步骤的刻蚀效果。

2.根据权利要求1所述的检测方法，其特征在于：在所述形成沟道侧壁堆叠结构的步骤前，还包括，沉积衬底堆叠结构、刻蚀衬底堆叠结构、形成硅外延层的步骤；

其中，所述沉积衬底堆叠结构，具体为，提供衬底，所述衬底表面形成有多层交错堆叠的层间介质层及牺牲介质层，所述牺牲介质层形成于相邻的层间介质层之间；所述层间介质层为氧化硅层，所述牺牲介质层为氮化硅层，从而形成O/N堆叠结构(O/N Stacks)其中，所述刻蚀衬底堆叠结构，具体为，刻蚀所述层间介质层及牺牲介质层以形成沟道，所述沟道通至所述衬底并形成一定深度的第一硅槽；

其中，所述形成硅外延层，具体为，在所述第一硅槽处进行硅的外延生长形成硅外延层。

3.根据权利要求2所述的检测方法，其特征在于：所述形成沟道侧壁堆叠结构，具体为，首先，在所述沟道的侧壁及硅外延层的表面上依次沉积氧化硅/氮化硅/氧化硅/多晶硅；随后，在多晶硅表面再沉积一层帽氧化物层。

4.根据权利要求3所述的检测方法，其特征在于：所述刻蚀步骤中，具体为，首先，沿所述沟道侧壁堆叠结构的底壁向下刻蚀，通至所述硅外延层并形成一定深度的第二硅槽；同时去除覆盖所述衬底堆叠结构顶面的所述沟道侧壁堆叠结构；随后，去除所述帽氧化物层。

5.根据权利要求1-4任意一项所述的检测方法，其特征在于：在所述沉积填充掺杂的多晶硅步骤之后、平坦化处理步骤之前，还包括对所述掺杂的多晶硅进行退火处理。

6.根据权利要求1-4任意一项所述的检测方法，其特征在于：所述掺杂的多晶硅为磷掺杂多晶硅。

7.根据权利要求2-3任意一项所述的检测方法，其特征在于：所述平坦化处理采用化学机械研磨工艺，并截止于所述衬底堆叠结构最上层的氮化硅层。

说明书

一种SONO刻蚀工艺的检测方法

技术领域

[0001] 本发明涉及半导体制造领域，尤其涉及一种3D NAND闪存结构制备工艺的评价方法，特别是一种3D NAND闪存结构的沟道制造过程中SONO刻蚀工艺的快速准确检测方法。

背景技术

[0002] 随着平面型闪存存储器的发展，半导体的生产工艺取得了巨大的进步。但是最近几年，平面型闪存的发展遇到了各种挑战：物理极限，现有显影技术极限以及存储电子密度极限等。在此背景下，为解决平面闪存遇到的困难以及最求更低的单位存储单元的生产成本，各种不同的三维(3D)闪存存储器结构应运而生，例如3D NOR(3D或非)闪存和3D NAND(3D与非)闪存。

[0003] 其中，在NOR型结构的3D闪存中，存储单元在位线和地线之间并联排列，而在NAND型结构的3D闪存中，存储单元在位线和地线之间串列排列。具有串联结构的NAND型闪存具有较低的读取速度，但是却具有较高的写入速度，从而NAND型闪存适合用于存储数据，其优点在于体积小、容量大。闪存器件根据存储单元的结构可分为叠置栅极型和分离栅极型，并且根据电荷存储层的形状分为浮置栅极器件和硅-氧化物-氮化物-氧化物(SONO)器件。其中，SONO型闪存器件具有比浮置栅极型闪存器件更优的可靠性，并能够以较低的电压执行编程和擦除操作，且SONO型闪存器件具有很薄的单元，并且便于制造。

[0004] 现有技术中3D NAND闪存结构中沟道(Channel Hole，简称CH)处SONO结构通常采用了如下方法制备：

[0005] S1：沉积衬底堆叠结构，参见图1a，具体为，提供衬底1，所述衬底表面形成有多层交错堆叠的层间介质层2及牺牲介质层3，所述牺牲介质层3形成于相邻的层间介质层2之间；所述层间介质层2为氧化物层，所述牺牲介质层3为氮化硅层，从而形成O/N堆叠结构(O/N Stacks)；

[0006] S2：刻蚀衬底堆叠结构，参见图1a，具体为，刻蚀所述层间介质层2及牺牲介质层3以形成沟道4，所述沟道4通至所述衬底1并形成一定深度的第一硅槽；

[0007] S3：形成硅外延层，参见图1a，具体为，在所述第一硅槽处进行硅的外延生长形成硅外延层5(SEG)；

[0008] S4：形成沟道侧壁堆叠结构，参见图1a，具体为，在所述沟道4的侧壁及硅外延层5的表面上沉积堆叠结构6，所述堆叠结构为SONO(多晶硅层6-1/氧化物层6-2/氮化物层6-3/氧化物层6-4)的堆叠结构；

[0009] S5：刻蚀沟道侧壁堆叠结构，参见图1b，具体为，沿所述沟道侧壁堆叠结构的底壁向下刻蚀，通至所述硅外延层5并形成一定深度的第二硅槽7；同时去除覆盖所述衬底堆叠结构顶面的所述沟道侧壁堆叠结构。

[0010] 为了检测SONO制备工艺中刻蚀步骤的效果，目前常用的办法是在上述S5“刻蚀沟道侧壁堆叠结构”步骤之后，采用透射电子显微镜(Transmission Electron Microscope，简称TEM)来检测硅外延层5(SEG)的深度，进而来判断刻蚀程度和效果；随后进行沉积多晶硅、填充插塞氧化物、平坦化插塞氧化物、回刻插塞氧化物、沉积插塞多晶硅、平滑化插塞多晶硅、刻蚀最顶层的牺牲介质层、化学机械研磨工艺(Chemical Mechanical Polish，CMP)进行平坦化处理等工艺步骤，在完成整个沟道制程(CH Loop Process)后(参见图1c)，再采用电子束检测(Electron Beam Inspection，EBI)。

[0011] 然而公知的，采用透射电子显微镜(TEM)进行检测时，首先需要采用采用聚焦离子束(Focused Ion Beam，FIB)等技术来切割晶圆(Wafer)来获得待检测的样片，这需要耗费较多的时间和成本；同时TEM样片的制作精度等对于检测结果的误差影响很大，特别是由于TEM样片的制备限制，只能对于晶圆的一部分如中心或者边缘进行检测，而难以通过检测结果反映出整个晶圆的刻蚀情况。

[0012] 前述的电子束检测(EBI)是利用待检测样品中的缺陷在通过电子束扫描仪观察时均呈现出暗电压对比度(Dark Voltage Contrast，简称DVC)特征的原理来进行缺陷检测的方法。相比于透射电子显微镜(TEM)检测，前述的电子束检测(EBI)具有以下的优点：首先，电子束检测(EBI)具有更高的解析度，能确定出微小的物理缺陷，具有更高的检测精度；其次，电子束检测(EBI)可用于线上(In-Line)检测而无需将待检测样品进行物理性破坏；再者，电子束检测(EBI)可对整个晶圆的刻蚀情况进行检测。但是由于目前电子束检测(EBI)一般将化学机械研磨工艺(CMP)设置为唯一检测点，这导致检测周期时间太长，很可能缺陷在前期SONO刻蚀过程中已经出现却只能在整个沟道制程完成后才检测到。

[0013] 因此，就检测周期、预警制程异常以及降低大批量生产成本而言，在SONO刻蚀工艺早期就采用电子束检测(EBI)来检测刻蚀缺陷具有很大的实用价值，一直为本领域技术人员所致力研究的方向。

发明内容

[0014] 本发明的目的在于提供一种SONO刻蚀工艺的检测方法，能够在沟道制程早期就检测到刻蚀缺陷，从而提高了检测的精度和效率，降低了种3D NAND闪存结构的制备成本。

[0015] 为了实现上述目的，本发明提出了一种SONO刻蚀工艺的检测方法，其包括以下步骤：

[0016] 形成沟道侧壁堆叠结构，所述堆叠结构为SONO的堆叠结构；

[0017] 刻蚀所述沟道侧壁堆叠结构；

[0018] 在所述沟道中沉积填充掺杂的多晶硅；

[0019] 对所述掺杂的多晶硅进行平坦化处理；

[0020] 进行电子束检测(EBI)以检测所述刻蚀步骤的刻蚀效果。

[0021] 进一步的，在所述沉积填充掺杂的多晶硅步骤之后、平坦化处理步骤之前，还包括对所述掺杂的多晶硅进行退火处理。

[0022] 进一步的，在所述形成沟道侧壁堆叠结构的步骤前，还包括，沉积衬底堆叠结构、刻蚀衬底堆叠结构、形成硅外延层的步骤。

[0023] 进一步的，所述沉积衬底堆叠结构，具体为，提供衬底，所述衬底表面形成有多层交错堆叠的层间介质层及牺牲介质层，所述牺牲介质层形成于相邻的层间介质层之间；所述层间介质层为氧化硅层，所述牺牲介质层为氮化硅层，从而形成O/N堆叠结构(O/N Stacks)。

[0024] 进一步的，所述刻蚀衬底堆叠结构，具体为，刻蚀所述层间介质层及牺牲介质层以形成沟道，所述沟道通至所述衬底并形成一定深度的第一硅槽。

[0025] 进一步的，所述形成硅外延层，具体为，在所述第一硅槽处进行硅的外延生长形成硅外延层。

[0026] 进一步的，所述形成沟道侧壁堆叠结构，具体为，首先，在所述沟道的侧壁及硅外延层的表面上依次沉积氧化硅/氮化硅/氧化硅/多晶硅；随后，在多晶硅表面再沉积一层帽氧化物层。

[0027] 进一步的，所述刻蚀步骤中，具体为，首先，沿所述沟道侧壁堆叠结构的底壁向下刻蚀，通至所述硅外延层并形成一定深度的第二硅槽；同时去除覆盖所述衬底堆叠结构顶面的所述沟道侧壁堆叠结构；随后，去除所述帽氧化物层。

[0028] 进一步的，所述掺杂的多晶硅为磷掺杂多晶硅。

[0029] 进一步的，所述平坦化处理采用化学机械研磨工艺，并截止于所述衬底堆叠结构最上层的氮化硅层。

[0030] 与现有技术相比，本发明的有益效果主要体现在：

[0031] 第一，在SONO刻蚀工艺步骤后进行了掺杂多晶硅的沉积和平坦化处理步骤，从而能够实现在刻蚀工艺步骤之后就进行电子束检测(EBI)而不必等到整个沟道制程工艺结束之后，从而缩短了刻蚀工艺检测的周期，并且提高了检测的精度和有效性；

[0032] 第二，采用磷掺杂多晶硅能够获得更好的导电效果，从而提高电子束检测(EBI)的准确性。

[0033] 第三，在掺杂多晶硅的沉积步骤后对掺杂多晶硅进行了退火处理，从而激活了掺杂元素的导电活性，从而提高电子束检测(EBI)的准确性。

[0034] 第四，采用暗电压对比度法(Dark Voltage Contrast，简称DVC)进行电子束检测(EBI)能更好地检测到刻蚀工艺中存在的缺陷。

附图说明

[0035] 通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本发明的限制。而且在整个附图中，用相同的参考符号表示相同的部件。在附图中：

[0036] 图1a-c为现有技术中SONO刻蚀工艺及检测方法；

[0037] 图2a-e为本发明中SONO刻蚀工艺及检测方法。

具体实施方式

[0038] 下面将参照附图更详细地描述本公开的示例性实施方式。虽然附图中显示了本公开的示例性实施方式，然而应当理解，可以以各种形式实现本公开而不应被这里阐述的实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。

[0039] 为了清楚，不描述实际实施例的全部特征。在下列描述中，不详细描述公知的功能和结构，因为它们会使本发明由于不必要的细节而混乱。应当认为在任何实际实施例的开发中，必须做出大量实施细节以实现开发者的特定目标，例如按照有关系统或有关商业的限制，由一个实施例改变为另一个实施例。另外，应当认为这种开发工作可能是复杂和耗费时间的，但是对于本领域技术人员来说仅仅是常规工作。

[0040] 在下列段落中参照附图以举例方式更具体地描述本发明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。

[0041] 请参考图2，为本发明的第一实施例，在本实施例中，提出了一种SONO刻蚀工艺的检测方法，其包括以下步骤：

[0042] S100：沉积衬底堆叠结构；

[0043] S200：刻蚀衬底堆叠结构；

[0044] S300：形成硅外延层；

[0045] S400：形成沟道侧壁堆叠结构；

[0046] S500：刻蚀所述沟道侧壁堆叠结构；

[0047] S600：在所述沟道中沉积填充掺杂的多晶硅；

[0048] S700：对所述掺杂的多晶硅进行退火处理；

[0049] S800：对所述掺杂的多晶硅进行平坦化处理；

[0050] S900：进行电子束检测(EBI)以检测所述刻蚀步骤的刻蚀效果。

[0051] 具体的，在步骤S100中，请参考图2a，沉积衬底堆叠结构：提供衬底100，所述衬底表面形成有多层交错堆叠的层间介质层110及牺牲介质层120，所述牺牲介质层120形成于相邻的层间介质层110之间；所述层间介质层110为氧化硅层，所述牺牲介质层120为氮化硅层，从而形成O/N堆叠结构(O/N Stacks)。

[0052] 在步骤S200中，请参考图2a，刻蚀衬底堆叠结构：刻蚀所述层间介质层110及牺牲介质层120以形成沟道130，所述沟道130通至所述衬底100并形成一定深度的第一硅槽。

[0053] 在步骤S300中，请参考图2a，形成硅外延层：在所述第一硅槽处进行硅的外延生长形成硅外延层(SEG)140。

[0054] 在步骤S400中，请参考图2a，形成沟道侧壁堆叠结构150：首先进行步骤S410，在所述沟道130的侧壁及硅外延层140的表面上依次沉积多晶硅层150-1/氧化物层150-2/氮化物层150-3/氧化物层150-4)的堆叠结构；随后进行步骤S420，在多晶硅层150-1的表面再沉积一层帽氧化物层150-0。

[0055] 在步骤S500中，请参考图2b-c，刻蚀沟道侧壁堆叠结构：首先进行步骤S510，沿所述沟道侧壁堆叠结构150的底壁向下刻蚀，通至所述硅外延层140并形成一定深度的第二硅槽160；同时去除覆盖所述衬底堆叠结构顶面的所述沟道侧壁堆叠结构；随后进行步骤S520，去除所述帽氧化物层150-0。

[0056] 在步骤S600中，请参考图2c，在所述沟道130中沉积填充掺杂的多晶硅170，为获得足够的导电性能以更好的进行电子束检测(EBI)，所述掺杂的多晶硅170优选为磷掺杂多晶硅。

[0057] 在步骤S700中，请参考图2c，对所述掺杂的多晶硅进行退火处理，退火处理能够有效的激发掺杂元素的活性，从而获得更好的导电性能以更好的进行电子束检测(EBI)。

[0058] 在步骤S800中，请参考图2d，对所述掺杂的多晶硅进行平坦化处理：所述平坦化处理采用化学机械研磨工艺(CMP)，并截止于所述衬底堆叠结构最上层的氮化硅层120处，以获得平整的、可用于电子束检测(EBI)的光滑表面180。

[0059] 在步骤S900中，请参考图2e，采用暗电压对比度法(DVC)进行电子束检测(EBI)以检测所述刻蚀步骤的刻蚀效果，图2e为电子束检测(EBI)的扫描图示意图，采用暗电压对比度法(DVC)能获得更好的缺陷检测效果。

[0060] 综上，本发明采用了在SONO刻蚀后进行的掺杂多晶硅的沉积填充步骤和退火步骤，能够实现SONO刻蚀工艺步骤后的在线电子束检测(EBI)，从而缩短了刻蚀工艺检测的周期，并且提高了检测的精度和有效性。

[0061] 以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。