半导体器件及其制造方法

摘要

一种半导体器件包括第一电压器件区、第二电压器件区以及第一电压器件区与第二电压器件区共有的深阱。第二电压器件区中的电子器件的工作电压高于第一电压器件区中的电子器件的工作电压。深阱具有第一导电类型。第一电压器件区包括具有第二导电类型的第一阱和具有第一导电类型的第二阱。第二电压器件区包括具有第二导电类型的第三阱和具有第一导电类型的第四阱。在第四阱下方形成具有第二导电类型的第二深阱。第一阱、第二阱和第三阱与第一深阱接触，并且通过第二深阱将第四阱与第一深阱分离。本发明还提供了一种半导体器件的制造方法。

权利要求

1.一种制造半导体器件的方法，所述半导体器件包括第一电压器件区和第二电压器件区，其中，所述第二电压器件区中的电子器件的工作电压高于所述第一电压器件区中的电子器件的工作电压，所述方法包括：通过第一离子注入使用第一抗蚀剂掩模，在衬底的所述第一电压器件区和所述第二电压器件区中形成具有第一导电类型的第一深阱；

通过第二离子注入使用第二抗蚀剂掩模，在所述第一电压器件区中形成具有第二导电类型的第一阱；

通过第三离子注入使用第三抗蚀剂掩模，在所述第一电压器件区中形成具有所述第一导电类型的第二阱；

通过第四离子注入使用第四抗蚀剂掩模，在所述第二电压器件区中形成具有所述第二导电类型的第三阱；

通过第五离子注入使用第五抗蚀剂掩模，在预定将要形成第四阱的位置下方且在所述第一深阱中形成具有所述第二导电类型的第二深阱，以及通过第六离子注入，在所述第二电压器件区中形成具有所述第一导电类型的所述第四阱。

2.根据权利要求1所述的制造半导体器件的方法，其中，所述衬底具有所述第二导电类型。

3.根据权利要求2所述的制造半导体器件的方法，其中，所述第一导电类型是n型，以及所述第二导电类型是p型。

4.根据权利要求3所述的制造半导体器件的方法，其中，所述第六离子注入使用所述第五抗蚀剂掩模。

5.根据权利要求4所述的制造半导体器件的方法，其中，所述第五抗蚀剂掩模的厚度大于所述第二抗蚀剂掩模和所述第三抗蚀剂掩模的每个的厚度。

6.根据权利要求4所述的制造半导体器件的方法，其中，所述第五抗蚀剂掩模的厚度等于或大于所述第四抗蚀剂掩模的厚度。

7.根据权利要求1所述的制造半导体器件的方法，所述第一阱、所述第二阱和所述第三阱与所述第一深阱接触，通过所述第二深阱将所述第四阱与所述第一深阱分离。

8.根据权利要求1所述的制造半导体器件的方法，其中，在所述第二离子注入、所述第三离子注入、所述第四离子注入、所述第五离子注入和所述第六离子注入之前实施所述第一离子注入。

9.根据权利要求8所述的制造半导体器件的方法，其中，在所述第二离子注入、所述第三离子注入和所述第四离子注入之后实施所述第五离子注入和所述第六离子注入。

10.根据权利要求9所述的制造半导体器件的方法，其中，在所述第二离子注入、所述第三离子注入和所述第四离子注入之后且在所述第六离子注入之前实施所述第五离子注入。

11.根据权利要求1所述的制造半导体器件的方法，其中，所述第六离子注入使用第六抗蚀剂掩模。

12.根据权利要求11所述的制造半导体器件的方法，其中，在所述第五离子注入之前实施所述第一离子注入，以及在所述第二离子注入、所述第三离子注入、所述第四离子注入和所述第六离子注入之前实施所述第五离子注入。

13.一种制造半导体器件的方法，所述半导体器件包括第一电压器件区、第二电压器件区和第三电压器件区，其中，所述第二电压器件区中的电子器件的工作电压高于所述第一电压器件区中的电子器件的工作电压，并且低于所述第三电压器件区中的电子器件的工作电压，所述方法包括：通过第一离子注入使用第一抗蚀剂掩模，在衬底的所述第一电压器件区至所述第三电压器件区中形成具有第一导电类型的第一深阱；

通过第二离子注入使用第二抗蚀剂掩模，在所述第一电压器件区中形成具有第二导电类型的第一阱；

通过第三离子注入使用第三抗蚀剂掩模，在所述第一电压器件区中形成具有所述第一导电类型的第二阱；

通过第四离子注入使用第四抗蚀剂掩模，在所述第二电压器件区中形成具有所述第二导电类型的第三阱；

通过第五离子注入使用第五抗蚀剂掩模，在所述第二电压器件区中形成具有所述第一导电类型的第四阱；

通过第六离子注入使用第六抗蚀剂掩模，在所述第三电压器件区中形成具有所述第二导电类型的第五阱；

通过第七离子注入使用第七抗蚀剂掩模，在所述第三电压器件区中形成具有所述第一导电类型的第六阱；

通过第八离子注入，在所述第四阱下方且在所述第一深阱中形成具有所述第二导电类型的第二深阱；

通过第九离子注入，在所述第六阱下方且在所述第一深阱中形成具有第二导电类型的第三深阱。

14.根据权利要求13所述的制造半导体器件的方法，其中，所述第一导电类型是n型以及所述第二导电类型是p型，以及所述衬底是p型硅衬底。

15.根据权利要求14所述的制造半导体器件的方法，其中，所述第八离子注入使用所述第五抗蚀剂掩模，以及

所述第九离子注入使用所述第七抗蚀剂掩模。

16.根据权利要求15所述的制造半导体器件的方法，其中，在所述第五离子注入之前实施所述第八离子注入，以及在所述第七离子注入之前实施所述第九离子注入。

17.根据权利要求15所述的制造半导体器件的方法，其中，所述第五抗蚀剂掩模和所述第七抗蚀剂掩模的每个的厚度大于所述第二抗蚀剂掩模、所述第三抗蚀剂掩模、所述第四抗蚀剂掩模、所述第六抗蚀剂掩模的每个的厚度。

18.根据权利要求13所述的制造半导体器件的方法，其中，所述第一阱、所述第二阱、所述第三阱和所述第五阱与所述第一深阱接触，通过所述第二深阱将所述第四阱与所述第一深阱分离，以及通过所述第三深阱将所述第六阱与所述第一深阱分离。

19.根据权利要求13所述的制造半导体器件的方法，其中，在所述第二离子注入至所述第九离子注入之前实施所述第一离子注入。

20.一种半导体器件，包括：

第一电压器件区；

第二电压器件区；以及

第一深阱区，所述第一电压器件区和所述第二电压器件区共用所述第一深阱区，其中：所述第二电压器件区中的电子器件的工作电压高于所述第一电压器件区中的电子器件的工作电压，所述第一深阱区具有第一导电类型，

所述第一电压器件区包括具有第二导电类型的第一阱和具有所述第一导电类型的第二阱，所述第二电压器件区包括具有所述第二导电类型的第三阱和具有所述第一导电类型的第四阱，第二深阱区，具有所述第二导电类型，且形成在所述第四阱下方，以及所述第一阱、所述第二阱和所述第三阱与所述第一深阱区接触，并且通过所述第二深阱区将所述第四阱与所述第一深阱区分离。

说明书

半导体器件及其制造方法

技术领域

[0001] 本发明的实施例涉及半导体集成电路，并且更具体地涉及具有多个工作电压器件的半导体器件及其制造工艺。

背景技术

[0002] 一些半导体器件包括集成在一个半导体芯片上的诸如嵌入式闪存、高压FET(场效应晶体管)和双极CMOS(互补金属氧化物半导体)-DMOS(扩散的MOS)器件的多个工作电压器件。通过适当的技术电隔离具有不同工作电压的器件。需要隔离具有不同电位的阱而不增加单元面积和工艺成本。

发明内容

[0003] 根据本发明的一方面，提供了一种制造半导体器件的方法，所述半导体器件包括第一电压器件区和第二电压器件区，其中，所述第二电压器件区中的电子器件的工作电压高于所述第一电压器件区中的电子器件的工作电压，所述方法包括：通过第一离子注入使用第一抗蚀剂掩模，在衬底的所述第一电压器件区和所述第二电压器件区中形成具有第一导电类型的第一深阱；通过第二离子注入使用第二抗蚀剂掩模，在所述第一电压器件区中形成具有第二导电类型的第一阱；通过第三离子注入使用第三抗蚀剂掩模，在所述第一电压器件区中形成具有所述第一导电类型的第二阱；通过第四离子注入使用第四抗蚀剂掩模，在所述第二电压器件区中形成具有所述第二导电类型的第三阱；通过第五离子注入使用第五抗蚀剂掩模，在第四阱下方且在所述第一深阱中形成具有所述第二导电类型的第二深阱，以及通过第六离子注入，在所述第二电压器件区中形成具有所述第一导电类型的所述第四阱。

[0004] 根据本发明的另一方面，提供了一种制造半导体器件的方法，所述半导体器件包括第一电压器件区、第二电压器件区和第三电压器件区，其中，所述第二电压器件区中的电子器件的工作电压高于所述第一电压器件区中的电子器件的工作电压，并且低于所述第三电压器件区中的电子器件的工作电压，所述方法包括：通过第一离子注入使用第一抗蚀剂掩模，在衬底的所述第一电压器件区至所述第三电压器件区中形成具有第一导电类型的第一深阱；通过第二离子注入使用第二抗蚀剂掩模，在所述第一电压器件区中形成具有第二导电类型的第一阱；通过第三离子注入使用第三抗蚀剂掩模，在所述第一电压器件区中形成具有所述第一导电类型的第二阱；通过第四离子注入使用第四抗蚀剂掩模，在所述第二电压器件区中形成具有所述第二导电类型的第三阱；通过第五离子注入使用第五抗蚀剂掩模，在所述第二电压器件区中形成具有所述第一导电类型的第四阱；通过第六离子注入使用第六抗蚀剂掩模，在所述第三电压器件区中形成具有所述第二导电类型的第五阱；通过第七离子注入使用第七抗蚀剂掩模，在所述第三电压器件区中形成具有所述第一导电类型的第六阱；通过第八离子注入，在所述第四阱下方且在所述第一深阱中形成具有所述第二导电类型的第二深阱；通过第九离子注入，在所述第六阱下方且在所述第一深阱中形成具有第二导电类型的第三深阱。

[0005] 根据本发明的又一方面，提供了一种半导体器件，包括：第一电压器件区；第二电压器件区；以及深阱区，所述第一电压器件区和所述第二电压器件区共用所述深阱区，其中：所述第二电压器件区中的电子器件的工作电压高于所述第一电压器件区中的电子器件的工作电压，所述深阱具有第一导电类型，第一电压器件区包括具有第二导电类型的第一阱和具有所述第一导电类型的第二阱，第二电压器件区，包括具有所述第二导电类型的第三阱和具有所述第一导电类型的第四阱，第二深阱，具有所述第二导电类型，且形成在所述第四阱下方，以及所述第一阱、所述第二阱和所述第三阱与所述第一深阱接触，并且通过所述第二深阱将所述第四阱与所述第一深阱分离。

附图说明

[0006] 当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。

[0007] 图1-图7示出了根据本发明的一个实施例示出用于具有多个工作电压的半导体器件的制造操作的示例性截面图。

[0008] 图8示出本实施例的有益效果。

[0009] 图9示出根据本发明的另一实施例的具有多个工作电压的半导体器件的示例性截面图。

[0010] 图10-图17示出根据本发明的另一个实施例示出用于具有多个工作电压的半导体器件的制造方法的示例性截面图。

[0011] 图18示出根据本发明的另一实施例的具有多个工作电压的半导体器件的示例性截面图。

[0012] 图19示出根据本发明的另一实施例的具有多个工作电压的半导体器件的示例性截面图。

具体实施方式

[0013] 应当理解，以下公开内容提供了许多用于实现本发明的不同特征的不同实施例。下面描述了组件和布置的具体实施例或实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，元件的尺寸不限于所公开的范围或值，但可能依赖于工艺条件和/或器件所需的性能。此外，在以下描述中，在第二部件上方或者上形成第一部件可以包括件以直接接触的方式形成第一部件和第二部件的实施例，并且也可以包括在第一部件和第二部件之间可以形成附加部件，从而使得第一部件和第二部件可以不直接接触的实施例。为了简化和清楚，可以以不同的尺寸任意地绘制各个部件。

[0014] 而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下部”、“在…之上”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。另外，术语“由...制成”可以意为“包括”或者“由...组成”。

[0015] 图1-图7示出用于具有多个工作电压的半导体器件的制造方法的示例性截面图。应当理解，可以在图1-图7所示的工艺之前、期间和之后提供附加的操作，并且对于该方法的附加的实施例，可以替换或去除下文中描述的一些操作。可互换操作/工艺的顺序。

[0016] 图1是根据本发明的一个实施例的用于半导体器件的制造方法的一个阶段的示例性截面图。

[0017] 在本实施例中，半导体器件包括第一电压器件区R1和第二电压器件区R2，并且第一电压器件区R1中的器件(例如，场效应晶体管)的工作电压低于第二电压器件区R2的器件的工作电压。

[0018] 如图1所示，在衬底10中形成隔离区15。隔离区15还称为浅沟槽隔离件(STI)。通过蚀刻衬底10的沟槽并用绝缘材料填充沟槽来形成隔离区15。隔离区由诸如氧化硅、氮氧化硅或氮化硅的一个或多个绝缘材料层制成并且通过LPCVD(低压化学汽相沉积)、等离子体CVD或可流动CVD形成。在可流动CVD中，沉积可流动介电材料而不是氧化硅。可流动介电材料(正如它们的名字所表明的)在沉积期间可以“流动”以填充具有高纵横比的间隙或间隔。通常，将各种化学物质添加到含硅前体以允许沉积的膜流动。在一些实施例中，添加氮氢键。可流动介电前体(特别地，可流动氧化硅前体)的实例包括硅酸盐、硅氧烷、甲基倍半硅氧烷(MSQ)、氢倍半硅氧烷(HSQ)、MSQ/HSQ、全氢硅氮烷(TCPS)、全氢-聚硅氮烷(PSZ)、正硅酸乙酯(TEOS)或甲硅烷基胺(诸如三甲硅烷基胺(TSA))。在多操作工艺中形成这些可流动氧化硅材料。在沉积可流动膜之后，将其固化并且然后退火以去除不期望的元素从而形成氧化硅。当去除不期望的元素时，可流动膜变得致密并且收缩。在一些实施例中，进行多个退火工艺。固化可流动膜，并且退火一次以上。可流动膜可掺杂有硼和/或磷。在一些实施例中，可以由SOG、SiO、SiON、SiOCN和/或掺氟硅酸盐玻璃(FSG)的一层或多层形成隔离区。

[0019] 在绝缘材料形成沟槽中且在沟槽上方之后，实施诸如化学机械抛光(CMP)工艺和回蚀工艺的平坦化操作以平坦化上表面。在一些实施例中，隔离区15的深度在约10nm至约1000nm的范围内。

[0020] 在一个实施例中，衬底10是硅衬底，并且被适当地掺杂。衬底10可以包括：其他元素半导体，诸如锗；化合物半导体，包括诸如SiC和SiGe的IV-IV族化合物半导体、诸如GaAs、GaP、GaN、InP、InAs、InSb、GaAsP、AlGaN、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP的III-V族化合物半导体；或它们的组合。

[0021] 虽然隔离区15示出为相同的尺寸，但是这仅仅是说明性的，并且隔离区可以具有不同的尺寸。例如，第一电压器件区R1和第二电压器件区R2之间的隔离区可以大于一个电压区内的隔离区。

[0022] 图2是根据本发明的一个实施例的制造半导体器件的一个阶段的示例性截面图。

[0023] 在形成隔离区15之后，在具有第二导电类型的衬底10中形成具有第一导电类型的第一深阱20。如图2所示，可以通过离子注入使用第一抗蚀剂掩模图案M1形成第一深阱20。可以通过光刻操作形成第一抗蚀剂掩模图案M1。在本实施例中，第一导电类型是n型并且第二导电类型是p型。当然，可以采用相反的导电类型，并且在这种情况下省略对以下操作的修改。

[0024] 在一些实施例中，第一深阱20(DNW)掺杂有P、As和Sb中的一种或多种，并且以约600KeV至约5MeV的加速电压注入其离子。在一些实施例中，剂量在约1.0×1011cm-2至约1.0×1014cm-2的范围内。在一些实施例中，在离衬底10的表面约1.0-5.0μm的深度处形成第一深阱20。

[0025] 如图2所示，第一深阱20共同地形成在第一电压器件区R1和第二电压区R2中。换言之，第一电压器件区R1和第二电压区R2共享一个第一深阱20。在一些实施例中，在离子注入之后，通过灰化去除第一抗蚀剂掩模图案M1，并且对衬底进行清洁操作。

[0026] 图3是根据本发明的一个实施例的制造半导体器件的一个阶段的示例性截面图。

[0027] 在形成第一深阱20(DNW)之后，通过第二离子注入使用第二抗蚀剂掩模图案M2，在第一电压器件区R1中形成具有第二导电类型的第一阱30(PW1)。

[0028] 在一些实施例中，第一阱30掺杂有B和BF2的一种或多种，并且以约10KeV至约1MeV的范围内的加速电压注入其离子。在一些实施例中，剂量在约1.0×1012cm-2至约1.0×14 -2
10 cm 的范围内。在一些实施例中，第一阱30形成为离衬底10的表面约0.5-2.0μm的深度。
如图3所示，第一阱30与第一深阱20接触。在一些实施例中，在离子注入之后，通过灰化去除第二抗蚀剂掩模图案M2，并且对衬底进行清洁操作。

[0029] 图4是根据本发明的一个实施例的制造半导体器件的一个阶段的示例性截面图。

[0030] 在形成第一阱30(PW1)之后，通过第三离子注入使用第三抗蚀剂掩模图案M3，在第一电压器件区R1中形成具有第一导电类型的第二阱35(NW1)。

[0031] 在一些实施例中，第二阱35掺杂有P、As和Sb中的一种或多种，并且以约10KeV至约1MeV的范围内的加速电压注入其离子。在一些实施例中，剂量在约1.0×1012cm-2至约1.0×
1014cm-2的范围内。在一些实施例中，在离衬底10的表面约0.5-2.0μm的深度处形成第二阱
35。如图4所示，第二阱35与第一深阱20接触。在一些实施例中，在离子注入之后，通过灰化去除第三抗蚀剂掩模图案M3，并且对衬底进行清洁操作。

[0032] 图5是根据本发明的一个实施例的制造半导体器件的一个阶段的示例性截面图。

[0033] 在形成第二阱35(NW1)之后，通过第四离子注入使用第四抗蚀剂掩模图案M4，在第二电压器件区R2中形成具有第二导电类型的第三阱40(PW2)。

[0034] 在一些实施例中，第三阱40掺杂有B和BF2的一种或多种，并且以约10KeV至约1MeV的范围内的加速电压注入其离子。在一些实施例中，剂量在约1.0×1012cm-2至约1.0×1014cm-2的范围内。在一些实施例中，第三深阱40形成为离衬底10的表面约0.5-2.0μm的深度。如图5所示，第三阱40与第一深阱20接触。在离子注入之后，在一些实施例中，通过灰化去除第四抗蚀剂掩模图案M4，并且对衬底进行清洁操作。

[0035] 图6是根据本发明的一个实施例的制造半导体器件的一个阶段的示例性截面图。

[0036] 如图6所示，在形成第三阱40(PW2)之后，通过使用第五抗蚀剂掩模图案M5实施第五离子注入，从而在第二电压器件区R2中形成具有第二导电类型的第二深阱60(DPW)。

[0037] 在一些实施例中，第二深阱60掺杂有B和BF2的一种或多种，并且以约100KeV至约3MeV的范围内的加速电压处注入其离子。在一些实施例中，剂量在约1.0×1011cm-2至约1.0×1014cm-2的范围内。在一些实施例中，第二深阱60形成为离衬底10的表面约1.0-4.0μm的深度。

[0038] 图7是根据本发明的一个实施例的制造半导体器件的一个阶段的示例性截面图。

[0039] 在通过使用抗蚀剂掩模图案M5进行第五离子注入之后，通过使用相同的抗蚀剂掩模图案M5(不去除)实施第六离子注入，从而在第二电压器件区R2中形成具有第一导电类型的第四阱45(NW2)。

[0040] 在一些实施例中，第四阱45掺杂有P、As和Sb中的一种或多种，并且以约10KeV至约1MeV的范围内的加速电压注入其离子。在一些实施例中，剂量在约1.0×1012cm-2至约1.0×
1014cm-2的范围内。在一些实施例中，第四阱45形成为离衬底10的表面约0.5-2.0μm的深度。
如图7所示，第四阱45与第一深阱20接触。

[0041] 如图7所示，第二深阱60与第四阱45和第一深阱20接触。因此，通过第二深阱60将第四阱45与第一深阱20分离。

[0042] 在一些实施例中，第二深阱60的底部比第一深阱20的底部浅。在特定实施例中，第二深阱60的底部等于或深于第一深阱20的底部。在第六离子注入之后，在一些实施例中，通过灰化去除第五抗蚀剂掩模图案M5，并且对衬底进行清洁操作。

[0043] 在上述操作中，第一抗蚀剂掩模图案M1和第五抗蚀剂掩模图案M5的厚度大于第二抗蚀剂掩模图案M2和第三抗蚀剂掩模图案M3中的每个的厚度，因为形成深阱所需的注入能量高于第一阱和第二阱。

[0044] 第五抗蚀剂掩模图案M5的厚度可以等于或大于第四抗蚀剂掩模图案M4的厚度。考虑到注入能量，第四抗蚀剂掩模图案可以与第二抗蚀剂掩模图案M2和第三抗蚀剂掩模图案M3的厚度一样薄。然而，由于第二电压器件区R2中的器件的尺寸通常大于第一电压器件区R1中的器件的尺寸，和/或第二电压器件区R2中的器件的密度通常小于第一器件电压区R1中的器件的密度，所以用于第二器件电压区R2的抗蚀剂掩模图案可以比用于第一器件电压区R1的抗蚀剂掩模图案更大(更粗糙)。因此，可以将第四抗蚀剂掩模图案M4的厚度设置为大于或等于第五抗蚀剂掩模图案M5。

[0045] 由于相同的原因，用于第二器件电压区R2的第五抗蚀剂掩模图案M5的厚度可以设置得更厚。因此，相同的掩模图案M5可以用于相对高的能量离子注入(第五离子注入)和相对低的能量离子注入(第六离子注入)。

[0046] 在形成阱之后，在衬底10上形成MOS FET 100(参见图8)和其他器件。

[0047] 图8示出本实施例的有益效果。根据图8所示的结构，作为本发明的一个实施例，第四阱45(NW2)电连接至正电源V2，而第二阱35(NW1)电连接至另一个正电源V1，其中V1

[0048] 相反，如果没有形成第二深阱，则在第四阱45和第二阱35之间将存在所有n型阱的泄漏路径，并且当V1不等于V2时，电流在泄漏路径上流动。

[0049] 在另一可选配置中，将第一深阱划分为由间隔区(p型衬底)分离的位于第一器件电压区R1中的第一第一-阱和位于第二器件电压区R2中的第二第一-阱。此外，在第一器件电压区R1和第二器件电压区R2的边界上方形成另一第二导电类型的阱(p型阱)。p型阱可以与第一阱30同时形成。由于间隔和p型阱，在第四阱45和第二阱35之间没有泄漏路径。然而，与图8的结构相比，该配置需要比图8更多的区域。图8示出的器件的器件面积比该可选配置的器件面积小约10-45％。

[0050] 在前述实施例中，以第一至第六离子注入(使用五个抗蚀剂掩模图案)的顺序实施第一至第六离子注入。特别地，通常在较低的能量离子注入之前实施较高的能量离子注入。因此，在第二至第六离子注入之前实施第一深阱20的第一离子注入，并且在第四阱45的第六离子注入之前实施第二深阱60的第五离子注入。在特定实施例中，如图9所示，在第二至第五阱(区域R1和R2)周围形成连接至DNW 20的DNW拾取环结构，即环形n阱90。在这种情况下，在DPW 60离子注入之前实施用于DNW 20的离子注入。

[0051] 然而，第二、第三、第四和第六离子注入的顺序不限于此。例如，第二、第三、第四和第六离子注入的顺序可以是任何顺序，而仅在第六离子注入之前实施第五离子注入。在特定实施例中，在第二、第三和第四离子注入之前实施第五和第六离子注入的组合。

[0052] 在前述实施例中，第五和第六离子注入利用相同的抗蚀剂掩模图案。然而，对于第六离子注入，可以使用分离的抗蚀剂掩模图案(即，第六抗蚀剂掩模图案)。在这种情况下，在第二(PW1)、第三(NW1)、第四(PW2)和第六(NW2)离子注入之前实施用于第一和第二深阱(DNW和DPW)的第一离子注入和第五离子注入。在一些实施例中，在第五离子注入之前实施第一离子注入。

[0053] 图10-图17示出用于具有多个工作电压的半导体器件的制造方法的示例性截面图。应当理解，可以在图10-图17示出的工艺之前，期间和之后提供附加的操作，并且对于该方法的附加的实施例，可以替换或去除下文中描述的一些操作。操作/工艺的顺序可互换。结合图1-图7解释的结构、配置、操作、工艺和材料可以应用于以下实施例，并且可以省略其细节。

[0054] 在本实施例中，半导体器件包括第一电压器件区R1、第二电压器件区R2和第三电压器件区域R3，以及第一电压器件区R1中的器件(例如，场效应晶体管)的工作电压低于第二电压器件区R2的器件的工作电压，并且第二电压器件区R2中的器件的工作电压低于第三电压器件区R3中的器件的工作电压。

[0055] 图10是根据本发明的一个实施例的制造半导体器件的一个阶段的示例性截面图。

[0056] 在形成隔离区15之后，在具有第二导电类型的衬底10中形成具有第一导电类型的第一深阱20。如图10所示，可以通过离子注入利用第一抗蚀剂掩模图案M11形成第一深阱20。可以通过光刻操作形成第一抗蚀剂掩模图案M11。在本实施例中，第一导电类型是n型并且第二导电类型是p型。当然，可以采用相反的导电类型，并且在这种情况下省略对以下操作的修改。

[0057] 在一些实施例中，第一深阱20(DNW)掺杂有P、As和Sb中的一种或多种，并且以约600KeV至约5MeV的加速电压注入其离子。在一些实施例中，剂量在约1.0×1011cm-2至约1.0×1014cm-2的范围内。在一些实施例中，在离衬底10的表面约1.0-5.0μm的深度处形成第一深阱20。

[0058] 如图10所示，第一深阱20共同形成在第一至第三电压器件区R1-R3中。换言之，由第一至第三电压器件区R1-R3共享一个第一深阱20。在离子注入之后，在一些实施例中，通过灰化去除第一抗蚀剂掩模图案M11，并且对衬底进行清洁操作。

[0059] 图11是根据本发明的一个实施例的制造半导体器件的一个阶段的示例性截面图。

[0060] 在形成第一深阱20(DNW)之后，通过PW1离子注入使用PW1抗蚀剂掩模图案M12，在第一电压器件区R1中形成第一p阱30(PW1)。

[0061] 在一些实施例中，PW1 30掺杂有B和BF2的一种或多种，并且以约10KeV至约1MeV的范围内的加速电压注入其离子。在一些实施例中，剂量在约1.0×1012cm-2至约1.0×1014cm-2的范围内。在一些实施例中，PW1 30形成为离衬底10的表面约0.5-2.0μm的深度。如图11所示，PW1 30与第一深阱20接触。在一些实施例中，在离子注入之后，通过灰化去除PW1抗蚀剂掩模图案M12，并且对衬底进行清洁操作。

[0062] 图12是根据本发明的一个实施例的制造半导体器件的一个阶段的示例性截面图。

[0063] 在形成PW1 30之后，通过NW1离子注入使用NW1抗蚀剂掩模图案M13，在第一电压器件区R1中形成第一n阱35(NW1)。

[0064] 在一些实施例中，NW1 35掺杂有P、As和Sb中的一种或多种，并且以约10KeV至约1MeV的范围内的加速电压注入其离子。在一些实施例中，剂量在约1.0×1012cm-2至约1.0×
1014cm-2的范围内。在一些实施例中，NW1 35形成为离衬底10的表面约0.5-2.0μm的深度。如图12所示，NW1 35与第一深阱20接触。在离子注入之后，在一些实施例中，通过灰化去除NW1抗蚀剂掩模图案M13，并且对衬底进行清洁操作。

[0065] 图13是根据本发明的一个实施例的制造半导体器件的一个阶段的示例性截面图。

[0066] 在形成NW1 35之后，通过PW2离子注入使用PW2抗蚀剂掩模图案M14，在第二电压器件区R2中形成第二p阱40(PW2)。

[0067] 在一些实施例中，PW2 40掺杂有B和BF2的一种或多种，并且以约10KeV至约1MeV的范围内的加速电压注入其离子。在一些实施例中，剂量在约1.0×1012cm-2至约1.0×1014cm-2的范围内。在一些实施例中，PW2 40形成为离衬底10的表面约0.5-2.0μm的深度。如图13所示，PW2 40与第一深阱20接触。在离子注入之后，在一些实施例中，通过灰化去除PW2抗蚀剂掩模图案M14，并且对衬底进行清洁操作。

[0068] 图14是根据本发明的一个实施例的制造半导体器件的一个阶段的示例性截面图。

[0069] 在形成PW2 40之后，通过PW3离子注入使用PW3抗蚀剂掩模图案M15，在第三电压器件区R3中形成第三p阱50(PW3)。

[0070] 在一些实施例中，PW3 50掺杂有B和BF2的一种或多种，并且以约10KeV至约1MeV的范围内的加速电压注入其离子。在一些实施例中，剂量在约1.0×1012cm-2至约1.0×1014cm-2的范围内。在一些实施例中，PW3 50形成为离衬底10的表面约0.5-2.0μm的深度。如图14所示，PW3 50与第一深阱20接触。在一些实施例中，在离子注入之后，通过灰化去除PW3抗蚀剂掩模图案M15，并且对衬底进行清洁操作。

[0071] 图15是根据本发明的一个实施例的制造半导体器件的一个阶段的示例性截面图。

[0072] 如图15所示，在形成PW3 50之后，通过DPW1离子注入使用DPW1-NW2抗蚀剂掩模图案M16，在第二电压器件区R2中形成具有第二导电类型的第二深阱60(DPW1)。

[0073] 在一些实施例中，DPW1 60掺杂有B和BF2的一种或多种，并且以约100KeV至约3MeV11 -2
的范围内的加速电压注入其离子。在一些实施例中，剂量在约1.0×10 cm 至约1.0×
1014cm-2的范围内。在一些实施例中，在离衬底10的表面约1.0-4.0μm的深度处形成DPW1 
60。

[0074] 此外，在使用DPW1-NW2抗蚀剂掩模图案M16的DPW1离子注入之后，通过使用相同的抗蚀剂掩模图案M16(不去除)实施NW2离子注入，从而在第二电压器件区R2中形成第二n阱45(NW2)。

[0075] 在一些实施例中，NW2 45掺杂有P、As和Sb中的一种或多种，并且以约10KeV至约1MeV的范围内的加速电压注入其离子。在一些实施例中，剂量在约1.0×1012cm-2至约1.0×
1014cm-2的范围内。在一些实施例中，在离衬底10的表面约0.5-2.0μm的深度处形成NW2 45。
如图15所示，NW2 45与第一深阱20接触。

[0076] 如图15所示，DPW1 60与NW2 45和DNW 20接触，并且因此DPW1 60将NW2 45与DNW 20分离。

[0077] 在一些实施例中，DPW1 60的底部比DNW 20的底部更浅。在特定实施例中，DPW1 60的底部等于或深于DNW 20的底部。在一些实施例中，在离子注入之后，通过灰化去除抗蚀剂掩模图案M16，并且对衬底进行清洁操作。

[0078] 图16是根据本发明的一个实施例的制造半导体器件的一个阶段的示例性截面图。

[0079] 在形成DPW1 60和NW2 45之后，通过NW3离子注入使用NW3抗蚀剂掩模图案M17，在第三电压器件区R3中形成第三n阱55(NW3)。

[0080] 在一些实施例中，NW3 55掺杂有P、As和Sb中的一种或多种，并且以约10KeV至约1MeV的加速电压注入其离子。在一些实施例中，剂量在约1.0×1012cm-2至约1.0×1014cm-2的范围内。在一些实施例中，NW3 55形成为离衬底10的表面约0.5-2.0μm的深度。如图16所示，NW3 55与第一深阱20接触。在一些实施例中，在离子注入之后，通过灰化去除抗蚀剂掩模图案M17，并且对衬底进行清洁操作。

[0081] 如图17所示，NW3 55电连接正电源V3，NW2 45电连接正电源V2，以及NW1 35电连接正电源V1，其中V155流向NW2 45。然而，在该配置中，可以存在电流从NW3 55流向NW1 35。

[0082] 图18示出根据本发明的另一实施例的具有多个工作电压的半导体器件的示例性截面图。

[0083] 在特定实施例中，在通过使用NW3抗蚀剂掩模图案M17进行NW3离子注入之前，通过使用相同的抗蚀剂掩模图案M17实施DPW2离子注入，从而形成具有第二导电类型的第三深阱65(DPW2)。换言之，通过DPW2离子注入使用NW3抗蚀剂掩模图案形成DPW2，并且然后通过NW3离子注入使用相同的NW3抗蚀剂掩模图案(不去除)形成NW3。

[0084] 在一些实施例中，DPW2 65掺杂有B和BF2的一种或多种，并且以约100KeV至约3MeV的范围内的加速电压注入其离子。在一些实施例中，剂量在约1.0×1011cm-2至约1.0×1014cm-2的范围内。在一些实施例中，在离衬底10的表面约1.0-4.0μm的深度处形成DPW2 
65。

[0085] 如图18所示，DPW2 65与NW3 55和DNW 20接触，并且因此DPW2 65将NW3 55与DNW 20分离。

[0086] 在一些实施例中，DPW2 65的底部比DNW 20的底部更浅。在特定实施例中，DPW2 65的底部等于或深于DNW 20的底部。

[0087] 如图18所示，NW3 55电连接至正电源V3，NW2 45电连接至正电源V2，以及NW1 35电连接至正电源V1，其中V155流向NW1 35。

[0088] 在上述操作中，抗蚀剂掩模图案M11、M16和M17的厚度大于抗蚀剂掩模图案M12-M15中的每个的厚度，因为形成深阱所需的注入能量高于第一阱和第二阱。如果没有形成DPW2 65，则抗蚀剂掩模图案M17的厚度不一定比抗蚀剂掩模图案M12-M15厚。

[0089] 抗蚀剂掩模图案M16的厚度可以等于或大于抗蚀剂掩模图案M14的厚度。考虑到注入能量，抗蚀剂掩模图案M14可以与抗蚀剂掩模图案M12和M13的厚度一样薄。然而，由于第二电压器件区R2中的器件的尺寸通常大于第一电压器件区R1中的器件的尺寸，和/或第二电压器件区R2中的器件的密度通常小于第一器件电压区R1中的器件的密度，所以用于第二器件电压区R2的抗蚀剂掩模图案可以比用于第一器件电压区R1的抗蚀剂掩模图案更大(更粗糙)。因此，可以将抗蚀剂掩模图案M14的厚度设置为大于或等于抗蚀剂掩模图案M16。

[0090] 类似地，抗蚀剂掩模图案M17的厚度可以等于或大于抗蚀剂掩模图案M15的厚度。考虑到注入能量，抗蚀剂掩模图案M15可以与抗蚀剂掩模图案M12-M14的厚度一样薄。然而，由于第三电压器件区R3中的器件的尺寸通常大于第一和第二电压器件区R1和R2中的器件的尺寸，和/或第三电压器件区R3中的器件的密度通常小于第一器件电压区R1和第二器件电压区R2中的器件的密度，所以用于第三器件电压区R3的抗蚀剂掩模图案可以比用于第一器件电压区R1和第二器件电压区R2中的抗蚀剂掩模图案更大(更粗糙)。因此，可以将抗蚀剂掩模图案M15的厚度设置为大于或等于抗蚀剂掩模图案M17。

[0091] 由于相同的原因，用于第三器件电压区R3的抗蚀剂掩模图案M17的厚度可以设置得更厚。因此，相同的掩模图案M17可以用于NW3 55的相对低的能量离子注入和DPW2 65的相对高的能量离子注入。

[0092] 在前述实施例中，以对于DNW、PW1、NW1、PW2、PW3、DPW1、NW2和NW3(以及DPW2在NW3之前)的顺序实施离子注入。然而，离子注入的顺序不限于此。例如，PW1、NW1、PW2和PW3的离子注入的顺序可以是任何顺序，而通常在其他离子注入之前实施对于DNW的离子注入，并且仅在NW2离子注入之前实施DPW1离子注入。

[0093] 当形成DPW2时，在PW1、NW1、PW2和PW3的离子注入之后实施DPW1、NW2、DPW2和NW3的离子注入。如果不形成DPW2，则PW1、NW1、PW2、PW3和NW3的离子注入的顺序可以是任何顺序，并且在PW1、NW1、PW2、PW3和NW3的离子注入之后实施DPW1和NW2的离子注入。

[0094] 在前述实施例中，NW2和DPW1的离子注入利用相同的抗蚀剂掩模图案。然而，DPW1离子注入可以使用分离的抗蚀剂掩模图案。在这种情况下，在PW1、NW1、PW2、NW2、PW3和NW3的离子注入之前实施用于DNW和DPW1的离子注入。在一些实施例中，在DPW1离子注入之前实施DNW注入。类似地，尽管NW3和DPW2的离子注入利用相同的抗蚀剂掩模图案，但是DPW2离子注入可以使用分离的抗蚀剂掩模图案。在这种情况下，在PW1、NW1、PW2、NW2、PW3和NW3的离子注入之前实施DNW、DPW1和DPW2的离子注入。在一些实施例中，在DPW1和DPW2离子注入之前实施DNW注入。

[0095] 图19示出根据本发明的另一实施例的具有多个工作电压的半导体器件的示例性截面图。

[0096] 如上所述，可以通过深阱(例如，DPW、DPW1和DPW2)或分离深阱(DNW)的间隔区SP电分离不同的器件电压区。在图19中，通过间隔区SP(p型衬底)电分离第一器件电压区R1中的NW1 35和第二电压器件区R2中的NW2 45，该间隔区SP分离设置在第一器件电压区R1中的n型深阱20-1和共同设置在第二器件电压区R2和第三器件电压区R3中n型深阱20-3。通过p型深阱PDW2 65电分离第二电压器件区R2中的NW2 45和第三电压器件区R3中的NW3 55。

[0097] 在特定实施例中，通过间隔区电分离第二电压器件区R2中的NW2 45和第三电压器件区R3中的NW3 55，而通过p型深阱DPW1 60电分离第一器件电压区R1中的NW1 35和第二电压器件区R2中的NW2 45。

[0098] 在前述实施例中，可以在用于较高器件电压区中的第一导电类型阱的离子注入和用于第一导电类型阱下方的第二导电类型深阱的离子注入中利用相同的抗蚀剂掩模图案。因此，可以在不使用附加的光刻操作的情况下形成阱分离结构。此外，可以将器件面积减小到40％。

[0099] 应该理解，在此不必讨论所有优势，没有特定的优势是所有实施例或实例都必需的，并且其他实施例或实例可提供不同的优势。

[0100] 根据本发明的一个方面，公开了一种用于制造半导体器件的方法。半导体器件包括第一电压器件区和第二电压器件区，其中，第二电压器件区中的电子器件的工作电压高于第一电压器件区中的电子器件的工作电压。在该方法中，通过第一离子注入使用第一抗蚀剂掩模，在衬底的第一和第二电压器件区中形成具有第一导电类型的第一深阱。通过第二离子注入使用第二抗蚀剂掩模，在第一电压器件区中形成具有第二导电类型的第一阱。通过第三离子注入使用第三抗蚀剂掩模，在第一电压器件区中形成具有第一导电类型的第二阱。通过第四离子注入使用第四抗蚀剂掩模，在第二电压器件区中形成具有第二导电类型的第三阱。通过第五离子注入使用第五抗蚀剂掩模，在第四阱下方且在第一深阱中形成具有第二导电类型的第二深阱。通过第六离子注入，在第二电压器件区中形成具有第一导电类型的第四阱。

[0101] 在实施例中，所述衬底具有所述第二导电类型。

[0102] 在实施例中，所述第一导电类型是n型，以及所述第二导电类型是p型。

[0103] 在实施例中，所述第六离子注入使用所述第五抗蚀剂掩模。

[0104] 在实施例中，所述第五抗蚀剂掩模的厚度大于所述第二抗蚀剂掩模和所述第三抗蚀剂掩模的每个的厚度。

[0105] 在实施例中，所述第五抗蚀剂掩模的厚度等于或大于所述第四抗蚀剂掩模的厚度。

[0106] 在实施例中，所述第一阱、所述第二阱和所述第三阱与所述第一深阱接触，通过所述第二深阱将所述第四阱与所述第一深阱分离。

[0107] 在实施例中，在所述第二离子注入、所述第三离子注入、所述第四离子注入、所述第五离子注入和所述第六离子注入之前实施所述第一离子注入。

[0108] 在实施例中，在所述第二离子注入、所述第三离子注入和所述第四离子注入之后实施所述第五离子注入和所述第六离子注入。

[0109] 在实施例中，在所述第二离子注入、所述第三离子注入和所述第四离子注入之后且在所述第六离子注入之前实施所述第五离子注入。

[0110] 在实施例中，所述第六离子注入使用第六抗蚀剂掩模。

[0111] 在实施例中，在所述第五离子注入之前实施所述第一离子注入，以及在所述第二离子注入、所述第三离子注入、所述第四离子注入和所述第六离子注入之前实施所述第五离子注入。

[0112] 根据本发明的另一方面，公开了一种用于制造半导体器件的方法。半导体器件包括第一电压器件区，第二电压器件区和第三电压器件区。第二电压器件区中的电子器件的工作电压高于第一电压器件区中的电子器件的工作电压，并且低于第三电压器件区中的电子器件的工作电压。在该方法中，通过第一离子注入使用第一抗蚀剂掩模，在衬底的第一至第三电压器件区中形成具有第一导电类型的第一深阱。通过第二离子注入使用第二抗蚀剂掩模，在第一电压器件区中形成具有第二导电类型的第一阱。通过第三离子注入使用第三抗蚀剂掩模，在第一电压器件区中形成具有第一导电类型的第二阱。通过第四离子注入使用第四抗蚀剂掩模，在第二电压器件区中形成具有第二导电类型的第三阱。通过第五离子注入使用第五抗蚀剂掩模，在第二电压器件区中形成具有第一导电类型的第四阱。通过第六离子注入使用第六抗蚀剂掩模，在第三电压器件区中形成具有第二导电类型的第五阱。通过第七离子注入使用第七抗蚀剂掩模，在第三电压器件区中形成具有第一导电类型的第六阱。通过第八离子注入在第四阱下方且在第一深阱中形成具有第二导电类型的第二深阱。通过第九离子注入在第六阱下方和第一深阱中形成具有第二导电类型的第三深阱。

[0113] 在实施例中，所述第一导电类型是n型以及所述第二导电类型是p型，以及所述衬底是p型硅衬底。

[0114] 在实施例中，所述第八离子注入使用所述第五抗蚀剂掩模，以及所述第九离子注入使用所述第七抗蚀剂掩模。

[0115] 在实施例中，在所述第五离子注入之前实施所述第八离子注入，以及在所述第七离子注入之前实施所述第九离子注入。

[0116] 在实施例中，所述第五抗蚀剂掩模和所述第七抗蚀剂掩模的每个的厚度大于所述第二抗蚀剂掩模、所述第三抗蚀剂掩模、所述第四抗蚀剂掩模、所述第六抗蚀剂掩模的每个的厚度。

[0117] 在实施例中，所述第一阱、所述第二阱、所述第三阱和所述第五阱与所述第一深阱接触，通过所述第二深阱将所述第四阱与所述第一深阱分离，以及通过所述第三深阱将所述第六阱与所述第一深阱分离。

[0118] 在实施例中，在所述第二离子注入至所述第九离子注入之前实施所述第一离子注入。

[0119] 根据本发明的又一方面，一种半导体器件包括第一电压器件区、第二电压器件区和第一与第二电压器件区共有的深阱。第二电压器件区中的电子器件的工作电压高于第一电压器件区中的电子器件的工作电压。深阱具有第一导电类型。第一电压器件区包括具有第二导电类型的第一阱和具有第一导电类型的第二阱。第二电压器件区包括具有第二导电类型的第三阱和具有第一导电类型的第四阱。在第四阱下方形成具有第二导电类型的第二深阱。第一、第二和第三阱与第一深阱接触，并且通过第二深阱将第四阱与第一深阱分离。

[0120] 上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改其他工艺和结构以用于实施与在此所介绍实施例相同的目的和/或实现相同优势。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。