在半导体条中形成掺杂区

摘要

一种方法包括蚀刻半导体衬底以形成沟槽，半导体衬底的位于沟槽之间的部分是半导体条，以及在半导体条的侧壁上沉积介电剂量膜。介电剂量膜掺杂有n型或p型掺杂剂。用介电材料填充沟槽的剩余部分。对介电材料实施平坦化。介电剂量膜和介电材料的剩余部分形成浅沟槽隔离(STI)区。实施热处理以将介电剂量膜中的掺杂剂扩散到半导体条中。本发明实施例涉及在半导体条中形成掺杂区的方法以及相关半导体器件。

权利要求

1.一种在半导体条中形成掺杂区的方法，包括

蚀刻半导体衬底以形成沟槽，所述半导体衬底的位于所述沟槽之间的部分是所述半导体条；

在所述半导体条的侧壁上沉积介电剂量膜，其中，所述介电剂量膜掺杂有n型的掺杂剂或p型的掺杂剂；

用介电材料填充所述沟槽的剩余部分；

对所述介电材料实施平坦化，其中，所述介电剂量膜和所述介电材料的剩余部分形成浅沟槽隔离(STI)区；以及实施热处理以使所述介电剂量膜中的所述掺杂剂扩散到所述半导体条内，所述实施热处理包括在所述浅沟槽隔离区凹进之前的第一热处理和所述浅沟槽隔离区凹进之后的第二热处理，所述第一热处理使得相比于所述浅沟槽隔离区凹进之后突出的半导体条和所述介电剂量膜的区域中，掺杂剂的掺杂剂浓度从所述介电剂量膜至所述半导体条的宽度的中心点连续地下降。

2.根据权利要求1所述的在半导体条中形成掺杂区的方法，通过使所述浅沟槽隔离区凹进，所述半导体条的顶部突出高于所述浅沟槽隔离区的剩余部分的顶面以形成半导体鳍；

在所述半导体鳍上方形成栅极堆叠件；以及

在所述栅极堆叠件的一侧上形成源极/漏极区。

3.根据权利要求2所述的在半导体条中形成掺杂区的方法，其中，所述介电剂量膜中的所述掺杂剂具有与所述源极/漏极区的导电类型相反的导电类型。

4.根据权利要求2所述的在半导体条中形成掺杂区的方法，其中，所述掺杂剂在所述介电剂量膜中具有最高浓度。

5.根据权利要求4所述的在半导体条中形成掺杂区的方法，其中，所述第二热处理导致所述掺杂剂扩散到所述半导体条的底部内，以及所述掺杂剂没有从所述介电剂量膜扩散至所述半导体条的顶部内。

6.根据权利要求2所述的在半导体条中形成掺杂区的方法，其中，在用所述介电材料填充所述沟槽的所述剩余部分之后并且在使所述浅沟槽隔离区凹进之前，实施所述第一热处理。

7.根据权利要求1所述的在半导体条中形成掺杂区的方法，还包括形成与所述半导体条的所述侧壁接触的衬垫氧化物，其中，所述介电剂量膜形成在所述衬垫氧化物上方。

8.一种在半导体条中形成掺杂区的方法，包括：

蚀刻半导体衬底以形成沟槽，所述半导体衬底的位于所述沟槽之间的部分是所述半导体条；

在所述半导体条的侧壁上形成衬垫氧化物；

在所述衬垫氧化物上方沉积介电剂量膜，其中，所述介电剂量膜延伸到所述沟槽内，以及所述介电剂量膜掺杂有第一导电类型的掺杂剂；

用介电材料填充所述沟槽的剩余部分；

对所述介电材料实施平坦化，其中，所述衬垫氧化物、所述介电剂量膜和所述介电材料的剩余部分形成浅沟槽隔离(STI)区；

回蚀所述浅沟槽隔离区，其中，所述半导体条的顶部突出于所述浅沟槽隔离区的剩余部分的顶面上方以形成半导体鳍；以及在回蚀所述浅沟槽隔离区之后，实施第二热处理以使所述介电剂量膜中的所述掺杂剂扩散到所述半导体条的下部内；

其中，在回蚀所述浅沟槽隔离区之前实施第一热处理，所述第一热处理以使得在所述半导体鳍处，掺杂剂的掺杂剂浓度从所述介电剂量膜至半导体鳍的宽度的中心点连续地下降。

9.根据权利要求8所述的在半导体条中形成掺杂区的方法，还包括：在所述半导体鳍上形成栅极堆叠件，以及

在所述栅极堆叠件的一侧上形成源极/漏极区，其中，所述源极/漏极区具有与所述第一导电类型相反的第二导电类型。

10.根据权利要求8所述的在半导体条中形成掺杂区的方法，其中，所述掺杂剂在所述介电剂量膜中具有最高浓度。

11.根据权利要求8所述的在半导体条中形成掺杂区的方法，其中，沉积所述介电剂量膜包括原子层沉积。

12.根据权利要求8所述的在半导体条中形成掺杂区的方法，其中，在所述沉积期间，所述掺杂剂原位掺杂到所述介电剂量膜内。

13.根据权利要求8所述的在半导体条中形成掺杂区的方法，其中，所述第二热处理过程中，所述介电剂量膜中的所述掺杂剂没有扩散到所述半导体条的顶部内。

14.一种半导体器件，包括：

半导体衬底；以及

浅沟槽隔离(STI)区，位于所述半导体衬底中，其中，所述半导体衬底包括半导体条，所述半导体条的侧壁接触所述浅沟槽隔离区的侧壁，并且所述浅沟槽隔离区包括：衬垫氧化物，所述衬垫氧化物具有位于所述半导体衬底的顶面上方并且接触所述半导体衬底的所述顶面的底部，以及所述衬垫氧化物具有与所述半导体条的所述侧壁接触的侧壁部分；

介电剂量膜，位于所述衬垫氧化物上方；以及

介电区，位于所述介电剂量膜上方，其中，n型的掺杂剂或p型的掺杂剂掺杂在所述介电剂量膜、所述衬垫氧化物和所述半导体衬底中，并且所述掺杂剂的掺杂剂浓度从所述介电剂量膜至所述衬垫氧化物以及从所述衬垫氧化物至所述半导体条减小，其中，所述半导体条的突出于所述浅沟槽隔离区的整个区域中，所述掺杂剂的掺杂剂浓度从半导体条的外侧面至所述半导体条的宽度的中心点连续地下降。

15.根据权利要求14所述的半导体器件，其中，所述掺杂剂进一步掺杂到所述介电区内，以及所述掺杂剂浓度从所述介电剂量膜至所述介电区减小。

16.根据权利要求14所述的半导体器件，其中，所述掺杂剂在所述介电剂量膜中具有最高浓度。

17.根据权利要求14所述的半导体器件，还包括：

栅极堆叠件，位于所述半导体条的顶面上和所述半导体条的顶部的侧壁上，其中，所述半导体条的所述顶部高于所述浅沟槽隔离区的顶面；以及源极/漏极区，位于所述栅极堆叠件的一侧上，其中，所述源极/漏极区具有选自p型和n型的第一导电类型，并且所述掺杂剂具有与所述第一导电类型相反的第二导电类型。

18.根据权利要求17所述的半导体器件，其中，所述栅极堆叠件包括栅极介电层，以及所述衬垫氧化物、所述介电剂量膜和所述介电区的顶部边缘与所述栅极介电层的底面接触。

19.根据权利要求14所述的半导体器件，其中，所述掺杂剂浓度从所述介电剂量膜的底部水平部分至所述衬垫氧化物的所述底部以及从所述衬垫氧化物的所述底部至所述半导体衬底的直接位于所述浅沟槽隔离区下面的部分减小。

说明书

在半导体条中形成掺杂区

技术领域

[0001] 本发明实施例涉及在半导体条中形成掺杂区的方法以及相关半导体器件。

背景技术

[0002] 随着集成电路按比例不断缩小并对集成电路的速度的要求不断增加，晶体管需要在尺寸越来越小的尺寸的同时具有更高的驱动电流。鳍式场效应晶体管(FinFET)由此得到了发展。FinFET包括位于衬底之上的垂直半导体鳍。半导体鳍用于形成源极和漏极区，并且用于形成位于源极和漏极区之间的沟道区。形成浅沟槽隔离(STI)区以限定半导体鳍。FinFET还包括形成在半导体鳍的侧壁和顶面上的栅极堆叠件。

[0003] 存在可以通过注入形成的各种区域。例如，可以在蚀刻半导体衬底以形成沟槽之后，通过实施倾斜注入来形成抗击穿阻挡件，在后续的步骤中填充该沟槽以形成STI区。由沟槽限定的剩余的半导体条具有高的高宽比。因此，注入的物质不能到达半导体条的底部，因为注入的物质被相邻的半导体条阻挡。

发明内容

[0004] 根据本发明的一个实施例，提供了一种在半导体条中形成掺杂区的方法，包括蚀刻半导体衬底以形成沟槽，所述半导体衬底的位于所述沟槽之间的部分是半导体条；在所述半导体条的侧壁上沉积介电剂量膜，其中，所述介电剂量膜掺杂有n型的掺杂剂或p型的掺杂剂；用介电材料填充所述沟槽的剩余部分；对所述介电材料实施平坦化，其中，所述介电剂量膜和所述介电材料的剩余部分形成浅沟槽隔离(STI)区；以及实施热处理以使所述介电剂量膜中的所述掺杂剂扩散到所述半导体条内。

[0005] 根据本发明的另一实施例，还提供了一种在半导体条中形成掺杂区的方法，包括：蚀刻半导体衬底以形成沟槽，所述半导体衬底的位于所述沟槽之间的部分是半导体条；在所述半导体条的侧壁上形成衬垫氧化物；在所述衬垫氧化物上沉积介电剂量膜，其中，所述介电剂量膜延伸到所述沟槽内，以及所述介电剂量膜掺杂有第一导电类型的掺杂剂；用介电材料填充所述沟槽的剩余部分；对所述介电材料实施平坦化，其中，所述衬垫氧化物、所述介电剂量膜和所述介电材料的剩余部分形成浅沟槽隔离(STI)区；回蚀所述浅沟槽隔离区，其中，所述半导体条的顶部突出于所述浅沟槽隔离区的剩余部分的顶面上方以形成半导体鳍；以及实施热处理以使所述介电剂量膜中的所述掺杂剂扩散到所述半导体条的下部内。

[0006] 根据本发明的又一实施例，还提供了一种半导体器件，包括：半导体衬底；以及浅沟槽隔离(STI)区，位于所述半导体衬底中，其中，所述半导体衬底包括半导体条，所述半导体条的侧壁接触所述浅沟槽隔离区的侧壁，并且所述浅沟槽隔离区包括：衬垫氧化物，所述衬垫氧化物具有位于所述半导体衬底的顶面上方并且接触所述半导体衬底的所述顶面的底部，以及所述衬垫氧化物具有与所述半导体条的所述侧壁接触的侧壁部分；介电剂量膜，位于所述衬垫氧化物上方；以及介电区，位于所述介电剂量膜上方，其中，n型的掺杂剂或p型的掺杂剂掺杂在所述介电剂量膜、所述衬垫氧化物和所述半导体衬底中，并且所述掺杂剂的掺杂剂浓度从所述介电剂量膜至所述衬垫氧化物以及从所述衬垫氧化物至所述半导体条减小。

附图说明

[0007] 当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。

[0008] 图1至图8A和图8B是根据一些实施例的在浅沟槽隔离(STI)区和鳍式场效应晶体管(FinFET)的形成中的中间阶段的截面图。

[0009] 图9示出根据一些实施例的n型FinFET和p型FinFET的截面图。

[0010] 图10示出根据一些实施例的用于形成STI区和FinFET的工艺流程图。

[0011] 图11示出根据一些实施例的初始掺杂在剂量膜中的掺杂剂的示意性分布轮廓。

具体实施方式

[0012] 以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。

[0013] 而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下部”、“在…之上”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。

[0014] 本发明提供了浅沟槽隔离(STI)区、鳍式场效应晶体管(FinFET)及其形成方法。根据示例性实施例示出在STI区和FinFET的形成中的中间阶段。讨论了一些实施例的一些变化。贯穿各个视图和示例性实施例，相同的参考标号用于指定相同的元件。

[0015] 图1至图8A示出根据一些实施例的在STI区和FinFET的形成中的中间阶段的截面图。在图1至图8A中示出的步骤还在图10示出的工艺流程图中示意性地示出。

[0016] 参照图1，提供半导体衬底20，其是半导体晶圆100的部分。根据本发明的一些实施例，半导体衬底20包括晶体硅。半导体衬底20还可包括其他常用的材料，诸如碳、锗、镓、硼、砷、氮、铟和/或磷等。半导体衬底20也可以由诸如Ⅲ-Ⅴ族化合物半导体材料的其他半导体材料形成。半导体衬底20可以是块状衬底或绝缘体上半导体(SOI)衬底。

[0017] 在半导体衬底20上形成垫层22和掩模层24。垫层22可以是包括氧化硅的薄膜。根据本发明的一些实施例，在热氧化工艺中形成垫氧化物层22，其中半导体衬底20的顶面层被氧化。垫层22用作半导体衬底20和掩模层24之间的粘附层。垫层22还可以用作用于蚀刻掩模层24的蚀刻停止层。根据本发明的一些实施例，例如，可以使用低压化学汽相沉积(LPCVD)由氮化硅形成掩模层24。根据本发明的其他实施例，通过硅的热氮化、等离子体增强的化学汽相沉积(PECVD)或等离子体阳极氮化来形成掩模层24。掩模层24在后续光刻工艺期间用作硬掩模。在掩模层24上方形成掩模层26，然后图案化掩模层26以在掩模层26中形成开口28。可以由光刻胶或诸如氮化硅的硬掩模材料形成掩模层26。

[0018] 参考图2，蚀刻掩模层24和垫层22，暴露下面的半导体衬底20。然后，蚀刻暴露的半导体衬底20，形成沟槽32。相应的步骤在图10所示的工艺流程图中示出为步骤202。位于相邻的沟槽32之间的衬底20的部分此后称为半导体条30。沟槽32可具有彼此平行的条的形状(当在晶圆100的顶视图中观察时)，并且沟槽32彼此接近地定位。根据本发明的一些实施例，沟槽32的高宽比(深度与宽度的比率)大于约7，并且可以大于约10。

[0019] 在蚀刻半导体衬底20之后，去除掩模层26(图1)。接下来，实施清洁步骤。例如，可以使用稀释的氢氟(HF)酸来实施清洁。

[0020] 根据一些实施例，如图3所示，衬垫氧化物34形成在沟槽32的底部处并且在半导体条30的侧壁上延伸。相应的步骤在图10所示的工艺流程图中示出为步骤204。衬垫氧化物34可以是共形层，其水平部分和垂直部分具有彼此接近的厚度。衬垫氧化物34的厚度可以在介于约 和约 之间的范围内。根据本发明的一些实施例，通过在含氧环境中氧化晶圆100来形成衬垫氧化物34，例如通过硅的局部氧化(LOCOS)，其中氧气(O2)可以包括在相应的工艺气体中。根据本发明的其他实施例，使用原位蒸汽生成(ISSG)，例如使用水蒸汽或氢气(H2)和氧气(O2)的组合气体来氧化半导体条30，进而形成衬垫氧化物34。可以在升高的温度处实施ISSG氧化。根据又一些实施例，使用诸如亚大气压化学汽相沉积(CVD)的沉积技术形成衬垫氧化物34。衬垫氧化物34的形成可得到沟槽32的圆形的角部，这减小了所得到的FinFET的电场，并且因此改进了所得到的集成电路的性能。根据本发明的可选实施例，跳过衬垫氧化物34的形成。因此，后续形成的剂量膜36(图4)与衬底20物理接触。

[0021] 在衬垫氧化物34的形成期间，衬垫氧化物34未掺杂额外的n型掺杂物(诸如磷、砷、锑)和p型掺杂物(诸如硼和铟)。因此，当通过沉积形成衬垫氧化物34时，衬垫氧化物34中的p型和n型掺杂剂浓度可以等于或接近零，或者当通过氧化衬底20和半导体条30形成衬垫氧化物34时，衬垫氧化物34中的p型和n型掺杂剂浓度接近衬底20和半导体条30中的相应的掺杂剂浓度。

[0022] 图4示出剂量膜36的沉积/形成，剂量膜36还是介电层。相应的步骤在图10所示的工艺流程图中示出为步骤206。在形成衬垫氧化物34的实施例中，衬垫氧化物34与半导体条30接触，并且剂量膜36形成在衬垫氧化物34上并与衬垫氧化物34接触。根据本发明的可选实施例，不形成衬垫氧化物34，并且因此剂量膜36与半导体条30的侧壁和下面的衬底20的顶面接触。根据本发明的一些实施例，剂量膜36包括基体材料和p型或n型掺杂剂，并且掺杂剂的导电类型取决于将通过剂量膜36形成的区域，如在后续段落中详细讨论的。在剂量膜
36的沉积期间，随着沉积的进行，掺杂剂原位掺杂p型或n型掺杂剂。根据本发明的一些实施例，剂量膜36包括诸如磷、砷、锑或它们的组合的n型掺杂剂。根据本发明的可选实施例，剂量膜36包括诸如硼、铟或它们的组合的p型掺杂剂。

[0023] 根据一些实施例，剂量膜36的基体材料包括二氧化硅(SiO2)。根据可选实施例，剂量膜36的基体材料包括氮化硅或诸如碳化硅、氮氧化硅、氮氧化硅等的其他介电材料。可以使用化学汽相沉积(CVD)、原子沉积(ALD)、低压化学汽相沉积(PECVD)等形成剂量膜36。根据本发明的一些实施例，剂量膜36是共形的或接近共形的，其中剂量膜36的垂直部分的厚度T1接近剂量膜36的水平部分的厚度T2。例如，厚度T1和T2之间的差异可以小于厚度T1和T2的20％。剂量膜36具有位于沟槽32的底部处的底部，和位于半导体条30的侧壁上的侧壁部分。剂量膜36还包括位于垫层22和掩模层24的侧壁和顶面上的一些部分。

[0024] 可以通过将含掺杂剂的工艺气体引入用于形成剂量膜36的前体中来添加掺杂剂。例如，取决于将要在剂量膜36中掺杂的掺杂剂，可以添加诸如BF3、B2H6、三乙基硼烷(TEB)、
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三甲基膦(TMPi)、PH3、AsH3的工艺气体。剂量膜36中的掺杂剂浓度可以在介于约10 原子/cm3和约1016原子/cm3之间的范围内。可以以介于约1kcps(千计数每秒)和约6kcps之间的范围内的速率注入掺杂剂。厚度T1可以在介于间隔S1(间隔S1是相邻的半导体条30之间的间隔)的约5％和约15％之间的范围内，从而使得从剂量膜36扩散(在后续步骤中)的掺杂剂可以在半导体条30中具有期望的浓度。

[0025] 根据本发明的一些实施例，实施热处理37A以将剂量膜36中的掺杂剂驱入半导体衬底20和半导体条30内。根据可选实施例，此时不实施热处理37A，而在后续步骤中实施热处理。根据一些示例性实施例，热处理37A用于形成FinFET的阱区，其中剂量膜36中的掺杂剂扩散到半导体衬底20和半导体条30内以形成阱区39。掺杂剂的导电类型可以与后续形成的源极/漏极区54的导电类型相反(图8B)。例如，当源极/漏极区54是p型，并且相应的FinFET是p型FinFET时，剂量膜36中的掺杂剂是n型的，反之亦然。对应的扩散区(诸如阱区)示意性地示为区域39，其包括半导体条30和半导体衬底20的位于虚线39’上方的部分。

[0026] 根据本发明的一些实施例，使用快速热退火(RTA)实施热处理37A。退火温度可以在介于约800℃和约1200℃之间的范围内。退火持续时间可以在介于约10秒和约60秒之间的范围内。可以在不引入含氧气体的室中实施退火。

[0027] 根据本发明的可选实施例，使用炉热处理实施热处理37A。退火温度可以在介于约400℃和约700℃之间的范围内。退火持续时间可以在介于约20分钟和约5小时之间的范围内。还可以不添加额外的含氧气体(除了环境气体(例如，露天或清洁空气)中的氧气)来实施退火。

[0028] 然后形成介电材料38以填充沟槽32的剩余部分，得到图5所示的结构。相应的步骤在图10所示的工艺流程图中示出为步骤208。介电材料38的形成方法可以选自可流动化学汽相沉积(FCVD)、旋涂、CVD、ALD、高密度等离子体化学汽相沉积(HDPCVD)、LPCVD等。根据一些实施例，介电材料38在其形成期间不掺杂p型和n型掺杂剂。

[0029] 根据使用FCVD的一些实施例，使用含硅和氮的前体(例如，三甲硅烷基胺(TSA)或二甲硅烷基胺(DSA))，并且因此所得到的介电材料38是可流动的(果冻状)。根据本发明的可选实施例，使用烷基胺硅烷基前体形成可流动介电材料38。在沉积期间，导通(turn on)等离子体以激活用于形成可流动氧化物的气态前体。

[0030] 在形成介电材料38之后，实施退火/固化，其将可流动介电材料38转换成固体介电材料。凝固的的介电材料38还称为介电材料38。

[0031] 根据本发明的一些示例性实施例，在含氧环境中实施退火。退火温度可以高于约200℃，例如在介于约200℃和约700℃之间的温度范围内。在热处理期间，将含氧工艺气体引入在其中放置晶圆100的处理室中。含氧工艺气体可以包括氧气(O2)、臭氧(O3)或它们的组合。还可以使用蒸汽(H2O)，并且可以在没有氧气(O2)或臭氧的情况下使用，或者可以与氧气(O2)和/或臭氧组合使用。处理时间可以介于约4小时和约7小时之间。作为热处理的结果，固化且凝固的介电层38。

[0032] 可选地，在退火/固化介电材料38(其在图5中示出为热处理37B)之后，可以可选地实施热处理37A，而不是在图4所示的步骤中实施。为了将剂量膜36中的掺杂剂驱入半导体条30内，可以在比用于固化介电层38的退火更高的温度和更短的持续时间下实施热处理37A或37B，从而使得扩散速率增加，并且减少了由热处理导致的损坏。可以使用选自与热处理37A相同的候选方法和处理条件的方法来实施处理37B。

[0033] 如图6所示，然后实施诸如化学机械抛光(CMP)的平坦化。相应的步骤在图10所示的工艺流程图中示出为步骤210。因此形成STI区40，STI区40包括衬垫氧化物34、剂量膜36和介电区38的剩余部分。掩模层24可以用作CMP停止层，并且因此掩模层24的顶面与介电区38的顶面和剂量膜36的顶边缘大致齐平。

[0034] 类似地，不是实施热处理37A和37B，还可以在CMP之后实施热处理，并且对应的热处理示出为37C。可以使用选自与热处理37A相同的候选方法和处理条件的方法来实施处理37C。

[0035] 根据本发明的一些实施例，实施阱注入以形成阱区39。注入可以是倾斜的，如箭头41所示。根据一些实施例，除了如37A(图4)、37B(图5)或37C(图6)所示的阱扩散之外，还实施阱注入。根据可选实施例，实施阱注入41，并且不实施热处理37A、37B和37C中的任何一个。

[0036] 然后去除如图6所示的掩模层24。如果由氮化硅形成掩模层24，则可以使用热H3PO4作为蚀刻剂在湿工艺中去除掩模层24。接下来，图6所示的结构用于通过STI区40的凹进(回蚀)形成半导体鳍，并且还去除垫层22。相应的步骤在图10所示的工艺流程图中示出为步骤212。在图7中示出所得到的结构。可以使用干蚀刻工艺或湿蚀刻工艺来实施STI区40的凹进。根据本发明的一些实施例，使用干蚀刻方法实施STI区40的凹进，其中使用包括NH3和HF的处理气体。根据本发明的可选实施例，使用湿蚀刻方法实施STI区40的凹进，其中，蚀刻剂溶液是稀释的HF溶液，稀释的HF溶液可具有低于约1％的HF浓度。

[0037] 剩余的STI区40的高度H1可以在介于半导体条30的高度H2的约10％和约50％之间的范围内。半导体条30的突出高于剩余的STI区40的顶面的突出部分变成半导体鳍42。

[0038] 根据本发明的一些实施例，在凹进STI区40之后，实施热处理44。可以使用选自与热处理37A相同的候选方法和处理条件的方法来实施热处理44，其包括例如RTA和炉退火。

[0039] 由于热处理44，剂量膜36中的掺杂剂扩散到半导体条30的下部内，以形成抗击穿阻挡件46。半导体条30的上部不与掺杂剂一起扩散。相应的步骤在图10所示的工艺流程图中示出为步骤214。抗击穿阻挡件46示意性地示出为低于虚线48并高于虚线39’。在热处理期间，可以结合从剂量膜36的位于相同的半导体条30的相对侧壁上的部分扩散的掺杂剂，从而使得扩散的掺杂剂横向延伸穿过半导体条30。或者，掺杂剂可以横向扩散超过半导体条30的中间垂直线。根据本发明的一些实施例，为了形成抗击穿阻挡件，掺杂剂的导电类型与阱区的导电类型相同，并且与后续形成的源极/漏极区54的导电类型相反(图8B)。例如，当源极/漏极区54是p型，并且相应的FinFET是p型FinFET时，抗击穿阻挡件46中的掺杂剂是n型的，反之亦然。

[0040] 根据一些实施例，实施热处理44，而不实施热处理37A(图4)、37B(图5)和37C(图6)中的任何一个。根据可选实施例，实施热处理37A、37B和37C中的一个，而不实施热处理44(图7)。根据可选实施例，实施热处理37A、37B和37C中的一个，并且还实施热处理44(图7)。双热处理使用相同的剂量膜36有利地导致阱区39和抗击穿阻挡件46的形成。

[0041] 在凹进STI区40以形成半导体鳍42之后，在半导体鳍42上形成多个工艺步骤，该工艺步骤可包括阱注入、栅极堆叠件的形成、多个清洁步骤等。因此形成FinFET。相应的步骤在图10所示的工艺流程图中示出为步骤216。在图8A中示出示例性FinFET 52，其中示出的栅极堆叠件51包括位于鳍42的顶面和侧壁上的栅极电介质49，和位于栅极电介质49上方的栅电极50。可以通过热氧化形成栅极电介质49，并且因此可以包括热氧化硅。栅极电介质49的形成还可以包括沉积步骤，并且所得到的栅极电介质49可以包括高k介电材料或非高k介电材料。然后在栅极电介质49上形成栅电极50。不详细讨论这些组件的形成过程。可以使用先栅方法或后栅方法形成栅极电介质49和栅电极50。本文不描述先栅方法或后栅方法的细节。然后形成包括源极和漏极区以及源极和漏极硅化物(不在所示的平面中)的FinFET 52的剩余组件。

[0042] 图8B示出FinFET 52的截面图，其中截面图是从包含图8A中的线8B-8B的平面获得的。如图8B所示，抗击穿阻挡件46和/或阱区39示出为延伸到半导体鳍42内和半导体衬底30的下部内，并且延伸到半导体衬底20的直接位于STI区40下面的部分内。剂量膜36中的掺杂剂的导电类型与源极/漏极区54的导电类型相反。此外，抗击穿阻挡件46和阱区39的导电类型与源极/漏极区54的导电类型相反。

[0043] 图11示出掺杂剂分布，其示意性地示出掺杂剂的相对掺杂剂浓度。如图8A所示，X轴表示从点56A到点56B的方向上的距离。如图9所示，掺杂剂的掺杂剂浓度在剂量膜36中是最高的，因为掺杂剂远离剂量膜36扩散。掺杂剂的掺杂剂浓度从剂量膜36至点56A以及从剂量膜36至点56B连续地下降。应当理解，即使存在阱注入，阱注入产生的掺杂剂浓度低于由扩散导致的掺杂剂浓度，因为抗击穿阻挡件46期望比阱区更高的掺杂剂浓度。因此，在最终器件中(例如，如图8A所示)，掺杂剂浓度的趋势不受阱注入的影响(尽管这些值可能受到影响)，并且仍然可以由图11中示出的曲线表示。

[0044] 图9示出根据本发明的一些实施例形成的互补MOS器件。根据一些实施例，n型FinFET区60A用于形成n型FinFET 52A。STI区40A形成在FinFET区60A中，并且包括剂量膜36A。剂量膜36A原位掺杂有p型掺杂剂，并且形成在相应的衬垫氧化物34上。P型FinFET区
60B用于形成p型FinFET 52B。STI区40B位于FinFET区60B中。根据一些实施例，STI区40B包括剂量膜36B和位于剂量膜36B上方的剂量膜36A。根据其他实施例，STI区40B包括剂量膜
36B(但不具有剂量膜36A)，其中介电区38位于剂量膜36B上方并且接触剂量膜36B。剂量膜
36B原位掺杂有n型掺杂剂，并且形成在相应的衬垫氧化物34上。同时形成位于FinFET区60A和60B中的剂量膜36A。可以通过在n型FinFET区60A和p型FinFET区60B两者中毯状地形成剂量膜36B，并且从n型FinFET区60A去除剂量膜36B，接着在n型FinFET区60A和p型FinFET区
60B两者中形成剂量膜36A来形成如图9所示的剂量膜36A和36B。

[0045] 实施热处理以将如图9所示的剂量膜36A和36B中的掺杂剂扩散到半导体条30内。如图7所示，可以在凹进STI区之后实施热处理。在n型FinFET区60A中，抗击穿阻挡件46A形成为p型区。在p型FinFET区60B中，抗击穿阻挡件46B形成为n型区。剂量膜36A和36B两者中的掺杂剂扩散到半导体条30内，该掺杂剂具有相反的导电类型并且因此彼此中和。由于剂量膜36B更接近半导体条30A，所以其掺杂剂占主导地位。此外，原位掺杂到剂量膜36B中的n型掺杂剂的掺杂浓度可以高于原位掺杂到剂量膜36A中的p型掺杂剂的掺杂浓度。在所得到的结构中，由n型掺杂剂支配抗击穿阻挡件46B，并且示出为n型。

[0046] 在所得到的STI区40B的掺杂剂浓度分布中，在热处理之后剂量膜36B中原位掺杂的n型掺杂剂在剂量膜36B中仍然具有最高浓度，并且掺杂剂浓度在远离剂量膜36B的区域中不断减小。类似地，在热处理之后剂量膜36A中原位掺杂的p型掺杂剂在剂量膜36A中仍然具有最高浓度，并且掺杂剂浓度在远离剂量膜36A的区域中不断减小。STI区40A的掺杂剂浓度分布示出在图11中。

[0047] 本发明的实施例具有一些有益的特征。通过使用剂量膜来承载掺杂剂，可以掺杂使用注入难以掺杂的半导体条的底部以具有期望的高浓度。

[0048] 根据本发明的一些实施例，一种方法包括蚀刻半导体衬底以形成沟槽，半导体衬底的位于沟槽之间的部分是半导体条，以及在半导体条的侧壁上沉积介电剂量膜。介电剂量膜掺杂有n型或p型的掺杂剂。用介电材料填充沟槽的剩余部分。对介电材料实施平坦化。介电剂量膜和介电材料的剩余部分形成STI区。实施热处理以将介电剂量膜中的掺杂剂扩散到半导体条内。

[0049] 根据本发明的一些实施例，一种方法包括蚀刻半导体衬底以形成沟槽，半导体衬底的位于沟槽之间的部分是半导体条，在半导体条的侧壁上形成衬垫氧化物，并且在衬垫氧化物上方沉积介电剂量膜。介电剂量膜延伸到沟槽中，并且介电剂量膜掺杂有p型或n型的掺杂剂。用介电材料填充沟槽的剩余部分。对介电材料上实施平坦化，并且衬垫氧化物、介电剂量膜和介电材料的剩余部分形成STI区。回蚀STI区，并且半导体条的顶部突出于STI区的剩余部分的顶面上方以形成半导体鳍。实施热处理以将介电剂量膜中的掺杂剂扩散到半导体鳍的下部内。

[0050] 根据本发明的一些实施例，一种器件包括半导体衬底和位于半导体衬底中的STI区。半导体衬底包括半导体条，半导体条的侧壁接触STI区的侧壁。STI区包括衬垫氧化物，衬垫氧化物具有位于半导体衬底的顶面上方并接触半导体衬底的顶面的底部，以及衬垫氧化物具有与半导体条的侧壁接触的侧壁部分。STI区还包括位于衬垫氧化物上方的介电剂量膜，和位于介电剂量膜上方的介电区。n型或p型掺杂剂掺杂在介电剂量膜、衬垫氧化物和半导体衬底中，并且掺杂剂的掺杂剂浓度从介电剂量膜置衬垫氧化物，并且从衬垫氧化物至半导体条减小。

[0051] 根据本发明的一个实施例，提供了一种在半导体条中形成掺杂区的方法，包括蚀刻半导体衬底以形成沟槽，所述半导体衬底的位于所述沟槽之间的部分是半导体条；在所述半导体条的侧壁上沉积介电剂量膜，其中，所述介电剂量膜掺杂有n型的掺杂剂或p型的掺杂剂；用介电材料填充所述沟槽的剩余部分；对所述介电材料实施平坦化，其中，所述介电剂量膜和所述介电材料的剩余部分形成浅沟槽隔离(STI)区；以及实施热处理以使所述介电剂量膜中的所述掺杂剂扩散到所述半导体条内。

[0052] 在上述方法中，还包括：使所述浅沟槽隔离区凹进，其中，所述半导体条的顶部突出高于所述浅沟槽隔离区的剩余部分的顶面以形成半导体鳍；在所述半导体鳍上方形成栅极堆叠件；以及在所述栅极堆叠件的一侧上形成源极/漏极区。

[0053] 在上述方法中，所述介电剂量膜中的所述掺杂剂具有与所述源极/漏极区的导电类型相反的导电类型。

[0054] 在上述方法中，在使所述浅沟槽隔离区凹进之后实施所述热处理。

[0055] 在上述方法中，所述热处理导致所述掺杂剂扩散到所述半导体条的底部内，以及所述掺杂剂没有从所述介电剂量膜扩散至所述半导体条的顶部内。

[0056] 在上述方法中，在用所述介电材料填充所述沟槽的所述剩余部分之前，实施所述热处理。

[0057] 在上述方法中，在用所述介电材料填充所述沟槽的所述剩余部分之后并且在使所述浅沟槽隔离区凹进之前，实施所述热处理。

[0058] 在上述方法中，还包括形成与所述半导体条的所述侧壁接触的衬垫氧化物，其中，所述介电剂量膜形成在所述衬垫氧化物上方。

[0059] 根据本发明的另一实施例，还提供了一种在半导体条中形成掺杂区的方法，包括：蚀刻半导体衬底以形成沟槽，所述半导体衬底的位于所述沟槽之间的部分是半导体条；在所述半导体条的侧壁上形成衬垫氧化物；在所述衬垫氧化物上方沉积介电剂量膜，其中，所述介电剂量膜延伸到所述沟槽内，以及所述介电剂量膜掺杂有第一导电类型的掺杂剂；用介电材料填充所述沟槽的剩余部分；对所述介电材料实施平坦化，其中，所述衬垫氧化物、所述介电剂量膜和所述介电材料的剩余部分形成浅沟槽隔离(STI)区；回蚀所述浅沟槽隔离区，其中，所述半导体条的顶部突出于所述浅沟槽隔离区的剩余部分的顶面上方以形成半导体鳍；以及实施热处理以使所述介电剂量膜中的所述掺杂剂扩散到所述半导体条的下部内。

[0060] 在上述方法中，还包括：在所述半导体鳍上方形成栅极堆叠件，以及在所述栅极堆叠件的一侧上形成源极/漏极区，其中，所述源极/漏极区具有与所述第一导电类型相反的第二导电类型。

[0061] 在上述方法中，在回蚀所述浅沟槽隔离区之后实施所述热处理。

[0062] 在上述方法中，沉积所述介电剂量膜包括原子层沉积。

[0063] 在上述方法中，在所述沉积期间，所述掺杂剂原位掺杂到所述介电剂量膜内。

[0064] 在上述方法中，所述介电剂量膜中的所述掺杂剂没有扩散到所述半导体条的顶部内。

[0065] 根据本发明的又一实施例，还提供了一种半导体器件，包括：半导体衬底；以及浅沟槽隔离(STI)区，位于所述半导体衬底中，其中，所述半导体衬底包括半导体条，所述半导体条的侧壁接触所述浅沟槽隔离区的侧壁，并且所述浅沟槽隔离区包括：衬垫氧化物，所述衬垫氧化物具有位于所述半导体衬底的顶面上方并且接触所述半导体衬底的所述顶面的底部，以及所述衬垫氧化物具有与所述半导体条的所述侧壁接触的侧壁部分；介电剂量膜，位于所述衬垫氧化物上方；以及介电区，位于所述介电剂量膜上方，其中，n型的掺杂剂或p型的掺杂剂掺杂在所述介电剂量膜、所述衬垫氧化物和所述半导体衬底中，并且所述掺杂剂的掺杂剂浓度从所述介电剂量膜至所述衬垫氧化物以及从所述衬垫氧化物至所述半导体条减小。

[0066] 在上述半导体器件中，所述掺杂剂进一步掺杂到所述介电区内，以及所述掺杂剂浓度从所述介电剂量膜至所述介电区减小。

[0067] 在上述半导体器件中，所述掺杂剂在所述介电剂量膜中具有最高浓度。

[0068] 在上述半导体器件中，还包括：栅极堆叠件，位于所述半导体条的顶面上和所述半导体条的顶部的侧壁上，其中，所述半导体条的所述顶部高于所述浅沟槽隔离区的顶面；以及源极/漏极区，位于所述栅极堆叠件的一侧上，其中，所述源极/漏极区具有选自p型和n型的第一导电类型，并且所述掺杂剂具有与所述第一导电类型相反的第二导电类型。

[0069] 在上述半导体器件中，所述栅极堆叠件包括栅极介电层，以及所述衬垫氧化物、所述介电剂量膜和所述介电区的顶部边缘与所述栅极介电层的底面接触。

[0070] 在上述半导体器件中，所述掺杂剂浓度从所述介电剂量膜的底部水平部分至所述衬垫氧化物的所述底部以及从所述衬垫氧化物的所述底部至所述半导体衬底的直接位于所述浅沟槽隔离区下面的部分减小。

[0071] 上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。