一种多FPGA的上电配置控制方法，涉及一种多FPGA的上电配置控制方法，解决现有多FPGA在上电配置过程中存在供电电源不足时，导致部分或者全部FPGA配置失败，当使用大功率的供电电源，导致资源浪费等问题，包括FPGA上电配置控制系统，所述FPGA上电配置控制系统包括DC/DC电源、外部电路、FPGA的IO供电LDO、FPGA的内核供电LDO及RC延时电路；DC/DC电源输出的电压经传输电缆和各LDO分别给外部电路、FPGA的IO和内核供电；RC延时电路用于控制FPGA的IO供电LDO输出电压、内核供电LDO输出电压以及FPGA的program_b使能；通过各片FPGA加载时间的错开，可降低DC/DC输出总电流的大小，提高电源的利用效率。
1.一种多FPGA的上电配置控制方法，其特征是；包括FPGA上电配置控制系统，所述FPGA上电配置控制系统包括DC/DC电源、外部电路、FPGA的IO供电LDO、FPGA的内核供电LDO及RC延时电路；
所述DC/DC电源输出的电压经传输电缆和各LDO分别给外部电路、FPGA的IO和内核供电；所述RC延时电路用于控制FPGA的IO供电LDO输出电压、内核供电LDO输出电压以及FPGA的program_b使能；在上电配置控制过程中，采用分时上电，具体上电配置控制方法为：步骤一、外部电路上电；LDO处于输出常使能状态，在DC/DC电源输出电压后LDO开始输出电压；
IO供电LDO受RC延时电路控制，当RC延时电路的电压上升到门限电压IO供电LDO开始输出电压，多片FPGA的IO供电LDO在相同的延时时间输出使能，所述延时时间为0.2tconfig；式中tconfig为FPGA配置的最大电源上升时间；
内核供电LDO输出受RC延时电路控制，当RC延时电路的电压上升到门限电压后内核供电LDO开始输出电压；
设定n片FPGA，则n片FPGA的内核电源使能间隔时间为0.6tconfig/n；即第一片FPGA的配置起始时刻为0.2tconfig+0.6tconfig/n，第二片FPGA的配置起始时刻为0.2tconfig+0.6tconfig×
2/n，第n片FPGA的配置起始时刻为0.2tconfig+0.6tconfig×n/n；
步骤四、FPGA的program_b使能启动配置，program_b使能受RC延时电路控制，当RC延时电路的电压上升到门限电压后program_b输出使能；具体控制方法为：FPGA的Done控制FPGA的program_b；
设定各片FPGA的配置间隔时间为单片的配置完成时间；第一片FPGA的Done连接第二片FPGA的program_b，第二片FPGA的Done连接第三片FPGA的program_b，直到完成最后一片FPGA的连接；
多片FPGA的配置时间的总长度Ttotal为： 式中Ti为第i片的配置时间，Tdelay为第一片FPGA的program_b的RC延时时间；
所述 式中l配置数据的总长度，m为从PROM中读出数据的位宽，fcclk为从PROM中读出的时钟频率，Tdelay_i为配置过程中非读出数据的时间。
2.根据权利要求1所述的一种多FPGA的上电配置控制方法，其特征在于；步骤四中，FPGA的program_b使能受RC延时电路控制，当RC延时电路的电压上升到门限电压后program_b使能；还包括另一种控制方法，具体为：设定各片FPGA之间独立，采用分别结合比较器的RC延时电路对FPGA的program_b进行控制：通过结合比较器的RC延时电路，控制不同FPGA的IO供电使能开始到对应FPGA的program_b变为高电平启动配置的时间。
3.根据权利要求2所述的一种多FPGA的上电配置控制方法，其特征在于；所述IO供电使能开始到对应FPGA的program_b管脚变为高电平启动配置的时间 式中τ为IO电源供电的RC电路的充电时间系数，k为IO供电的分压电路的分压系数，所述k的范围为：0＜k＜1。
4.根据权利要求1所述的一种多FPGA的上电配置控制方法，其特征在于；所述DC/DC电源的输出电压要求大于等于FPGA的IO供电LDO输出电压与LDO的压差、传输线缆的电阻、配置过程的传输线缆上的峰值电流之和。
一种多FPGA的上电配置控制方法
技术领域
[0001] 本发明涉及一种多FPGA的上电配置控制方法，具体涉及一种基于航天应用的多FPGA的上电配置控制方法。
背景技术
[0002] FPGA在上电配置过程中，需要较大的配置峰值电流；若几片FPGA采用同一电源供电，而几片FPGA在相同的时间内进行上电配置，则需要单片配置的数倍电流，若供电电源输出的电流或者电压不足，则存在部分或者全部FPGA配置失败。一种解决办法是使用大功率的供电电源，而配置成功后所需要的功耗较小，资源浪费严重。
发明内容
[0003] 本发明为解决现有多FPGA在上电配置过程中存在供电电源不足时，导致部分或者全部FPGA配置失败，当使用大功率的供电电源，导致资源浪费等问题，提供一种多FPGA的上电配置控制方法。
[0004] 一种多FPGA的上电配置控制方法，包括FPGA上电配置控制系统，所述FPGA上电配置控制系统包括DC/DC电源、外部电路、FPGA的IO供电LDO、FPGA的内核供电LDO及RC延时电路；所述DC/DC电源输出的电压经传输电缆和各LDO分别给外部电路、FPGA的IO和内核供电；所述RC延时电路用于控制FPGA的IO供电LDO输出电压、内核供电LDO输出电压以及FPGA的program_b使能；在上电配置控制过程中，采用分时上电，具体上电配置控制方法为：
[0005] 步骤一、外部电路上电；LDO处于输出常使能状态，在DC/DC电源输出电压后LDO开始输出电压；
[0006] 步骤二、FPGA的IO供电LDO输出使能；
[0007] IO供电LDO受RC延时电路控制，当RC延时电路的电压上升到门限电压IO供电LDO开始输出电压，多片FPGA的IO供电LDO在相同的延时时间输出使能，所述延时时间为0.2tconfig；式中tconfig为FPGA配置的最大电源上升时间；
[0008] 步骤三、FPGA的内核供电LDO输出使能；
[0009] 内核供电LDO输出受RC延时电路控制，当RC延时电路的电压上升到门限电压后内核供电LDO开始输出电压；
[0010] 设定n片FPGA，则n片FPGA的内核电源使能间隔时间为0.6tconfig/n；即第一片FPGA的配置起始时刻为0.2tconfig+0.6tconfig/n，第二片FPGA的配置起始时刻为0.2tconfig+0.6tconfig×2/n，第n片FPGA的配置起始时刻为0.2tconfig+0.6tconfig×n/n；
[0011] 步骤四、FPGA的program_b使能启动配置，program_b使能受RC延时电路控制，当RC延时电路的电压上升到门限电压后program_b输出使能；具体控制方法为：
[0012] FPGA的Done控制FPGA的program_b；
[0013] 设定各片FPGA的配置间隔时间为单片的配置完成时间；第一片FPGA的Done连接第二片FPGA的program_b，第二片FPGA的Done连接第三片FPGA的program_b，直到完成最后一片FPGA的连接；
[0014] 多片FPGA的配置时间的总长度Ttotal为： 式中Ti为第i片的配置时间，Tdelay为第一片FPGA的program_b的RC延时时间；
[0015] 所述 式中l配置数据的总长度，m为从PROM中读出数据的位宽，fcclk为从PROM中读出的时钟频率，Tdelay_i为配置过程中非读出数据的时间。
[0016] 本发明的有益效果：本发明所述的多FPGA上电配置控制方法，一、减少了DC/DC模块的数量，同时降低了传输电缆的数量和连接器的数量；二、通过对各部分供电电源的分时使能，能降低DC/DC电源产生的浪涌电流；三、通过各片FPGA加载时间的错开，可降低DC/DC输出总电流的大小，提高电源的利用效率。
附图说明
[0017] 图1为本发明所述的多FPGA串行上电配置控制系统框图；
[0018] 图2为本发明的多FPGA分时上电配置控制系统框图；
[0019] 图3为本发明结合比较器的RC延时电路图。
具体实施方式
[0020] 具体实施方式一、结合图1至图3说明本实施方式，一种多FPGA的上电配置控制方法，包括FPGA上电配置控制系统，所述FPGA上电配置控制系统包括DC/DC电源、传输电缆、外部电路、多片FPGA、多片FPGA的IO供电LDO、多片FPGA的内核供电LDO及RC延时电路。DC/DC电源输出的电压经传输电缆和各LDO分别给外部电路、FPGA的IO和内核供电。在上电配置过程中，各部分采用分时上电，具体过程为：
[0021] (1)FPGA外部电路上电：此部分供电的LDO处于输出常使能状态，在DC/DC开始输出后则LDO即开始输出。
[0022] (2)FPGA的IO供电LDO输出使能：此部分供电的LDO输出受RC延时电路控制，当RC电路的电压上升到门限电压后方开始输出，多片FPGA的IO供电LDO在相同的延时时间输出使能，所述延时时间为0.02tconfig；式中tconfig为FPGA配置的最大电源上升时间；
[0023] (3)FPGA的内核供电LDO输出使能：此部分供电的LDO输出受RC延时电路控制，当RC电路的电压上升到门限电压后方开始输出。对于n片FPGA，则n片的内核电源使能间隔时间为0.6tconfig/n；即第一片的配置起始时刻为0.2tconfig+0.6tconfig/n，第二片为0.2tconfig+0.6tconfig×2/n，第n片为0.2tconfig+0.6tconfig×n/n。式中tconfig为FPGA配置允许的最大电源上升时间。
[0024] (4)FPGA的program_b使能启动配置：此部分输出受RC延时电路控制，当RC电路的电压上升到门限电压后方开始使能。具体控制方法为：
[0025] FPGA的Done控制program_b；如图1所示，各片FPGA的配置间隔时间为单片的配置完成时间；第一片的Done连接第二片的program_b，第二片的Done连接第三片的program_b，以此类推，直到最后一片。
[0026] 多片FPGA配置时间的总长度Ttotal为： 式中Ti为第i片的配置时间，Tdelay为第一片FPGA的program_b的RC延迟时间。 式中l配置数据的
总长度，m为从PROM中读出数据的位宽，fcclk为从PROM中读出的时钟频率，Tdelay_i为配置过程中非读出数据的时间。
[0027] 本实施方式中，在FPGA的program_b使能启动配置过程中，program_b输出受RC延时电路控制，当RC电路的电压上升到门限电压后program_b方开始使能，其控制方法还可以采用下述方式实现：
[0028] 结合图2，采用结合比较器的RC延时：通过结合比较器的RC延时，可控制不同FPGA的IO供电使能开始到对应的program_b变为高电平启动配置的时间；结合图3，不仅可以通过设置RC参数进行延时调节，还可以通过分压电路来设置门限电平进行延时调节。
[0029] 本实施方式中所述IO供电使能开始到对应的program_b变为高电平启动配置的时间 式中τ为IO电源供电的RC电路的充电时间系数，k为IO电源供电的分压电路的分压系数，也就是门限电压与供电电压的比值，0＜k＜1。多片FPGA配置的总时间取决于配置最长那片FPGA的配置时间。
[0030] 本实施方式所述的DC/DC电源的输出电压要求不低于：FPGA的IO供电电压+LDO的压差+输出线缆的电阻×配置过程的输出线缆的峰值电流。
[0031] 所述DC/DC电源的输出电流不低于配置过程峰值电流的120％。
[0032] 本实施方式中的FPGA为virtex 2系列的FPGA如XQ2V3000；LDO采用MSK5101；DC/DC电源采用VPT公司的DC/DC模块。
