半导体结构及其制造方法

摘要

本发明揭示了一种半导体结构及其制造方法。在本发明提供的半导体结构的制造方法中，包括提供一衬底；在所述衬底上形成鳍式结构；形成覆盖所述鳍式结构的硅锗层；形成覆盖所述硅锗层的第一介质层；形成侧墙，所述侧墙覆盖所述衬底和第一介质层；在所述侧墙上所述鳍式结构两侧形成层间介质层；将覆盖所述第一介质层的侧墙替换为第一栅极金属层；在所述第一栅极金属层和层间介质层上形成铁电层；以及在所述铁电层上形成第二栅极金属层。由此获得的半导体结构，能够改善现有技术中短沟道的掺杂物浓度大，对半导体结构的短沟道产生短沟道损伤(SCE)的状况，并且可以降低接触电阻，从而获得更低的电源电压(Vdd)，显著提高了半导体结构的性能。

权利要求

1.一种半导体结构的制造方法，包括：提供一衬底；

在所述衬底上形成鳍式结构；

形成覆盖所述鳍式结构的侧壁和顶部的硅锗层；

形成覆盖所述硅锗层的侧壁和顶部的第一介质层；

形成侧墙，所述侧墙覆盖所述衬底和第一介质层的侧壁和顶部，所述侧墙的材质为氮化硅或ONO；

在所述侧墙上所述鳍式结构两侧形成层间介质层；

将覆盖所述第一介质层的侧墙替换为第一栅极金属层；

在所述第一栅极金属层和层间介质层上形成铁电层；以及在所述铁电层上形成第二栅极金属层。

2.如权利要求1所述的半导体结构的制造方法，其特征在于，所述硅锗层的厚度为5nm-

50nm。

3.如权利要求1所述的半导体结构的制造方法，其特征在于，所述衬底上具有第一氧化层，所述鳍式结构贯穿所述第一氧化层，所述鳍式结构的上表面高于所述第一氧化层的上表面。

4.如权利要求1所述的半导体结构的制造方法，其特征在于，所述第一介质层的介电常数大于层间介质层的介电常数。

5.如权利要求4所述的半导体结构的制造方法，其特征在于，所述第一介质层的介电常数为大于等于10。

6.如权利要求1所述的半导体结构的制造方法，其特征在于，将所述侧墙替换为第一栅极金属层包括：采用化学干法刻蚀去除所述侧墙形成开口；

在所述开口中形成第一栅极金属层；

进行平坦化工艺使得所述第一栅极金属层与所述层间介质层齐平。

7.如权利要求1或6所述的半导体结构的制造方法，其特征在于，所述第一栅极金属层的厚度为5Å-50Å。

8.如权利要求1所述的半导体结构的制造方法，其特征在于，所述铁电层的材料为铁酸铋或钽酸锂。

9.如权利要求1所述的半导体结构的制造方法，其特征在于，所述铁电层的厚度为1nm-

20nm。

10.如权利要求1所述的半导体结构的制造方法，其特征在于，所述第二栅极金属层的厚度为50Å-500Å。

说明书

半导体结构及其制造方法

技术领域

[0001] 本发明涉及半导体技术领域，特别是涉及一种半导体结构及其制造方法。

背景技术

[0002] 在互补金属氧化物半导体(CMOS)产业中，随着22nm及更小尺寸的到来，为了改善短沟道效应并提高器件的性能，鳍式场效应晶体管(Fin Field-effect transistor，FinFET)由其独特的结构被广泛的采用。

[0003] FinFET是一种特殊的金属氧化物半导体场效应管，其结构通常是在绝缘体上硅基片上形成，包括狭窄而独立的硅条，作为垂直的沟道结构，也称为鳍片，在鳍片的两侧设置有栅极结构。具体如图1所示，现有技术中的一种FinFET的结构包括：衬底10、源极11、漏极12、鳍片13及围绕在鳍片13两侧及上方的栅极结构14。

[0004] 但是，FinFET依旧存在着需要被改善之处，例如，接触电阻较高，在制造过程中会造成短沟道损伤等。

发明内容

[0005] 本发明的目的在于提供一种半导体结构及其制造方法，改善短沟道损伤，降低接触电阻。

[0006] 为解决所述技术问题，本发明提供一种半导体结构的制造方法，包括：

[0007] 提供一衬底；

[0008] 在所述衬底上形成鳍式结构；

[0009] 形成覆盖所述鳍式结构的硅锗层；

[0010] 形成覆盖所述硅锗层的第一介质层；

[0011] 形成侧墙，所述侧墙覆盖所述衬底和第一介质层；

[0012] 在所述侧墙上所述鳍式结构两侧形成层间介质层；

[0013] 将覆盖所述第一介质层的侧墙替换为第一栅极金属层；

[0014] 在所述第一栅极金属层和层间介质层上形成铁电层；以及

[0015] 在所述铁电层上形成第二栅极金属层。

[0016] 可选的，对于所述的半导体结构的制造方法，所述硅锗层的厚度为5nm-50nm。

[0017] 可选的，对于所述的半导体结构的制造方法，所述衬底上具有第一氧化层，所述鳍式结构贯穿所述第一氧化层，所述鳍式结构的上表面高于所述第一氧化层的上表面。

[0018] 可选的，对于所述的半导体结构的制造方法，所述第一介质层的介电常数大于层间介质层的介电常数。

[0019] 可选的，对于所述的半导体结构的制造方法，所述第一介质层的介电常数为大于等于10。

[0020] 可选的，对于所述的半导体结构的制造方法，将所述侧墙替换为第一栅极金属层包括：

[0021] 采用化学干法刻蚀去除所述侧墙形成开口；

[0022] 在所述开口中形成第一栅极金属层；

[0023] 进行平坦化工艺使得所述第一栅极金属层与所述层间介质层齐平。

[0024] 可选的，对于所述的半导体结构的制造方法，所述第一栅极金属层的厚度为[0025] 可选的，对于所述的半导体结构的制造方法，所述铁电层的材料为铁酸铋或钽酸锂。

[0026] 可选的，对于所述的半导体结构的制造方法，所述铁电层的厚度为1nm-20nm。

[0027] 可选的，对于所述的半导体结构的制造方法，所述第二栅极金属层的厚度为[0028] 本发明还提供一种半导体结构，包括：

[0029] 一衬底；

[0030] 位于所述衬底上的鳍式结构；

[0031] 覆盖所述鳍式结构的硅锗层；

[0032] 覆盖所述硅锗层的第一介质层；

[0033] 覆盖所述第一介质层的第一栅极金属层；

[0034] 位于所述衬底上所述第一栅极金属层侧的侧墙；

[0035] 位于所述侧墙上的层间介质层；

[0036] 位于所述第一栅极金属层和层间介质层上的铁电层；

[0037] 位于所述铁电层上的第二栅极金属层。

[0038] 可选的，对于所述的半导体结构，所述硅锗层的厚度为5nm-50nm。

[0039] 可选的，对于所述的半导体结构，所述衬底上具有第一氧化层，所述鳍式结构贯穿所述第一氧化层，所述鳍式结构的上表面高于所述第一氧化层的上表面。

[0040] 可选的，对于所述的半导体结构，所述第一栅极金属层的厚度为[0041] 可选的，对于所述的半导体结构，所述铁电层的材料为铁酸铋或钽酸锂。

[0042] 可选的，对于所述的半导体结构，所述铁电层的厚度为1nm-20nm。

[0043] 可选的，对于所述的半导体结构，所述第二栅极金属层的厚度为[0044] 本发明提供的半导体结构的制造方法中，包括提供一衬底；在所述衬底上形成鳍式结构；形成覆盖所述鳍式结构的硅锗层；形成覆盖所述硅锗层的第一介质层；形成侧墙，所述侧墙覆盖所述衬底和第一介质层；在所述侧墙上所述鳍式结构两侧形成层间介质层；将覆盖所述第一介质层的侧墙替换为第一栅极金属层；在所述第一栅极金属层和层间介质层上形成铁电层；以及在所述铁电层上形成第二栅极金属层。由此获得的半导体结构，能够改善现有技术中短沟道的掺杂物浓度大，对半导体结构的短沟道产生短沟道损伤(SCE)的状况，并且可以降低接触电阻，从而获得更低的电源电压(Vdd)，显著提高了半导体结构的性能。

附图说明

[0045] 图1为现有技术中FinFET器件结构的示意图；

[0046] 图2为本发明中半导体结构的制造方法的流程图；

[0047] 图3为本发明中一实施例中提供的衬底的示意图；

[0048] 图4为本发明中一实施例中形成鳍式结构的示意图；

[0049] 图5为本发明中一实施例中形成硅锗层、第一介质层及侧墙的示意图；

[0050] 图6为本发明中一实施例中形成层间介质层的示意图；

[0051] 图7-图8为本发明中一实施例中形成第一栅极金属层的示意图；

[0052] 图9为本发明一实施例中形成铁电层的示意图；

[0053] 图10为本发明一实施例中形成第二栅极金属层的示意图。

具体实施方式

[0054] 下面将结合示意图对本发明的半导体结构及其制造方法进行更详细的描述，其中表示了本发明的优选实施例，应该理解本领域技术人员可以修改在此描述的本发明，而仍然实现本发明的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本发明的限制。

[0055] 在下列段落中参照附图以举例方式更具体地描述本发明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。

[0056] 本发明的核心思想是，提供一种半导体结构的制造方法，以提高半导体结构(例如CMOS结构)的性能。所述半导体结构的制造方法包括：

[0057] 步骤S11，提供一衬底；

[0058] 步骤S12，在所述衬底上形成鳍式结构；

[0059] 步骤S13，形成覆盖所述鳍式结构的硅锗层；

[0060] 步骤S14，形成覆盖所述硅锗层的第一介质层；

[0061] 步骤S15，形成侧墙，所述侧墙覆盖所述衬底和第一介质层；

[0062] 步骤S16，在所述侧墙上所述鳍式结构两侧形成层间介质层；

[0063] 步骤S17，将覆盖所述第一介质层的侧墙替换为第一栅极金属层；

[0064] 步骤S18，在所述第一栅极金属层和层间介质层上形成铁电层；以及[0065] 步骤S19，在所述铁电层上形成第二栅极金属层。

[0066] 下面结合图2-图10对本发明的半导体结构及其制造方法进行详细说明。其中图2为本发明一实施例中的半导体结构的制造方法的流程图；图3-图10为本发明一实施例中半导体结构的制造方法在制造过程中的结构示意图。

[0067] 请参考图2和图3，在本发明的半导体结构的制造方法中，具体的，对于步骤S11，所述衬底100的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI)等。作为示例，在本实施例中，衬底100选用单晶硅材料构成。在所述衬底100中还可以形成有埋层(图中未示出)等。此外，对于PMOS而言，所述衬底100中还可以形成有N阱(图中未示出)，并且在形成栅极结构之前，可以对整个N阱进行一次或多次小剂量硼注入，用于调整PMOS的阈值电压Vth。

[0068] 如图4所示，所述步骤S12为在所述衬底100上形成鳍式结构101；具体的，可以首先在所述衬底100上形成一掩膜层(未图示)，所述掩膜层位于将要形成鳍式结构101的区域处，然后以该掩膜层为掩膜，刻蚀所述衬底100，形成一突起作为鳍式结构101，之后，在所述衬底100上形成第一氧化层102，例如为氧化硅，所述第一氧化层102可以是沉积工艺形成，也可以是热氧化工艺形成。所述第一氧化层102覆盖所述鳍式结构101的部分厚度，即所述鳍式结构101贯穿所述第一氧化层102，所述鳍式结构101的上表面高于所述第一氧化层102的上表面。根据需要，还可以对所述鳍式结构101进行重掺杂处理，当然，掺杂剂量在此并不做限定，本领域技术人员可以依据需要灵活选择。

[0069] 然后，请参考图5，步骤S13为形成覆盖所述鳍式结构101的硅锗(SiGe)层103；本步骤S13可以采用现有技术完成，例如利用含硅气体与含锗气体进行化学气相沉积(CVD)来完成。例如，所述硅锗层103的厚度可以为5nm-50nm，以较佳的实现其调整应力的作用。所述硅锗层103的形成中还可以依据需要执行刻蚀工艺，以使得获得的硅锗层103仅覆盖在鳍式结构101上。

[0070] 步骤S14为形成覆盖所述硅锗层103的第一介质层104；具体的，请继续参考图5，所述第一介质层104可以采用化学气相沉积工艺来完成，其材料例如为高K介质层，所述第一介质层104的介电常数大于层间介质层106(参见图6)的介电常数，介电常数可以是大于等于10。所述第一介质层104的形成中还可以依据需要执行刻蚀工艺，以使得获得的第一介质层104仅覆盖在硅锗层103上。

[0071] 然后，请继续参考图5，步骤S15为形成侧墙105，所述侧墙105覆盖所述衬底100和第一介质层104；在本发明中，所述侧墙105的材料为氮化硅，当然，也可以是其他结构，例如ONO(氧化物-氮化物-氧化物)型的侧墙。由图5中可见，所述侧墙105具体的覆盖了第一氧化层102。

[0072] 之后，请参考图6，步骤S16为在所述侧墙105上所述鳍式结构101两侧形成层间介质层106；所述层间介质层106例如可以为氧化硅，可以采用化学气相沉积工艺形成，然后采用一道平坦化工艺，例如化学机械研磨(CMP)，使得所述层间介质层106与侧墙105上表面齐平。

[0073] 具体的，对于步骤S17，包括：首先请参考图7，采用刻蚀工艺去除所述侧墙105形成开口107，例如，可以是采用化学干法刻蚀(etch with CDE)来完成，也可以通过采用湿法刻蚀完成。在本发明中，由于所述侧墙105实际上还包括位于第一氧化层102上的部分，因此，只是去除了覆盖着第一介质层104的那部分侧墙，而被层间介质层106覆盖的部分由于并不影响第一栅极金属层108的形成，故并不需要去除。然后，请结合图8，在所述开口107中形成第一栅极金属层108；可以采用溅射工艺形成，所述第一栅极金属层108的厚度为之后，进行平坦化工艺使得所述第一栅极金属层108与所述层间介质层106齐平。

[0074] 之后，如图9所示，对于步骤S18，在所述第一栅极金属层108和层间介质层106上形成铁电层109；所述铁电层109可以采用原子层沉积工艺形成。具体的，所述铁电层109的厚度为1nm-20nm，所述铁电层109的材料可以为铁酸铋(BiFeO3)或钽酸锂(LiTaO3)，当然，也可以是其他的铁电物质，本发明在此不进行一一列举。

[0075] 最后，请参考图10，进行步骤S19，在所述铁电层109上形成第二栅极金属层110，所述第二栅极金属层110的厚度为

[0076] 至此，本发明的半导体结构制造完成，请继续参考图10，本发明的半导体结构包括：

[0077] 一衬底100；

[0078] 位于所述衬底100上的第一氧化层102；

[0079] 位于所述衬底100上贯穿所述第一氧化层102并高于所述第一氧化层102的鳍式结构101；

[0080] 覆盖所述鳍式结构101的硅锗层103，具体的，所述硅锗层103的厚度为5nm-50nm；

[0081] 覆盖所述硅锗层103的第一介质层104；

[0082] 覆盖第一介质层104的第一栅极金属层108，具体的，所述第一栅极金属层108的厚度为

[0083] 位于所述衬底100上所述第一栅极金属层108侧的侧墙105，具体的，所述侧墙105是位于所述第一氧化层102上；

[0084] 位于所述侧墙105上的层间介质层106；

[0085] 位于所述第一栅极金属层108和层间介质层106上的铁电层109，具体的，所述铁电层109的材料为铁酸铋或钽酸锂，所述铁电层的厚度为1nm-20nm；

[0086] 位于所述铁电层109上的第二栅极金属层110，具体的，所述第二栅极金属层110的厚度为

[0087] 综上所述，本发明提供的半导体结构的制造方法中，包括提供一衬底；在所述衬底上形成鳍式结构；形成覆盖所述鳍式结构的硅锗层；形成覆盖所述硅锗层的第一介质层；形成侧墙，所述侧墙覆盖所述衬底和第一介质层；在所述侧墙上所述鳍式结构两侧形成层间介质层；将覆盖所述第一介质层的侧墙替换为第一栅极金属层；在所述第一栅极金属层和层间介质层上形成铁电层；以及在所述铁电层上形成第二栅极金属层。由此获得的半导体结构，能够改善现有技术中短沟道的掺杂物浓度大，对半导体结构的短沟道产生短沟道损伤(SCE)的状况，并且可以降低接触电阻，从而获得更低的电源电压(Vdd)，显著提高了半导体结构的性能。

[0088] 显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。