本发明公开了一种矢量网络分析仪时钟系统及其优化方法，属于测试技术领域，包括基准时钟缓冲单元、第一可编程时钟生成器、第二可编程时钟生成器、FPGA、DSP以及5个ADC；基准时钟缓冲单元的输入端连接有基准时钟产生模块，基准时钟缓冲单元的输出端分别与第一可编程时钟生成器的输入端和第二可编程时钟生成器的输入端相连；第一可编程时钟生成器的输出端分别与DSP和FPGA相连；第二可编程时钟生成器的输出端分别与5个ADC的时钟输入端相连。本发明时钟系统采用网络化的拓扑结构取代了多晶振独立工作方式，增加了时钟系统的稳定性，节省了硬件成本，具备同时输出多路LVDS时钟的能力，抗干扰性强，通用性和可扩展性好。
1.一种矢量网络分析仪时钟系统，其特征在于：包括基准时钟缓冲单元、第一可编程时钟生成器、第二可编程时钟生成器、FPGA、DSP以及5个ADC；基准时钟缓冲单元的输入端连接有基准时钟产生模块，基准时钟缓冲单元的输出端分别与第一可编程时钟生成器的输入端和第二可编程时钟生成器的输入端相连；第一可编程时钟生成器的输出端分别与DSP和FPGA相连；第二可编程时钟生成器的输出端分别与5个ADC的时钟输入端相连；
基准时钟缓冲单元，被配置为用于对输入的基准时钟进行缓冲调理，基准时钟频率为
第一可编程时钟生成器，被配置为用于给DSP和FPGA提供时钟；
第二可编程时钟生成器，被配置为用于给5个ADC分别提供频率为120MHz的采样时钟；
FPGA，被配置为用于进行信号处理以及对第一可编程时钟生成器、第二可编程时钟生成器以及5个ADC进行配置；
DSP，被配置为用于进行扫描控制和任务调度，并对FPGA的滤波数据进行浮点运算；
2.根据权利要求1所述的矢量网络分析仪时钟系统，其特征在于：DSP所需要的时钟类型包括内部核时钟、DDR3时钟以及串行快速接口时钟，内部核时钟的时钟频率为100MHz，DDR3时钟的时钟频率为66.7MHz，串行快速接口时钟的时钟频率为125MHz；FPGA所需要的时钟类型包括吉比特收发时钟、DDR3系统时钟、DDR3参考时钟和FPGA系统时钟，吉比特收发时钟的时钟频率为125MHz，DDR3系统时钟的时钟频率为312.5MHz，DDR3参考时钟的时钟频率为200MHz，FPGA系统时钟的时钟频率为100MHz。
3.一种矢量网络分析仪时钟系统优化方法，其特征在于：采用如权利要求1所述的一种矢量网络分析仪时钟系统，包括如下步骤：步骤1：给基准时钟缓冲单元、第一可编程时钟生成器、第二可编程时钟生成器、FPGA、DSP以及5个ADC上电；
步骤2：FPGA模块通过SPI总线对第一可编程时钟生成器、第二可编程时钟生成器以及5个ADC进行配置；
步骤3：基准时钟缓冲单元接收基准时钟，并将其分成2路分别传输给第一可编程时钟生成器、第二可编程时钟生成器作为其参考时钟；
步骤4：第一可编程时钟生成器分别给DSP和FPGA提供不同数量和频率的时钟；
步骤5：第二可编程时钟生成器分别给5个ADC提供同频率同相位的采样时钟；
步骤6：若用户改变矢量网络分析仪设置，则FPGA接收用户的设置信息并对其进行译码、解析，FPGA根据解析出来的命令对第一可编程时钟生成器、第二可编程时钟生成器和5个ADC进行重新配置，然后重复执行步骤2～步骤6。
4.根据权利要求3所述的矢量网络分析仪时钟系统优化方法，其特征在于：在步骤4中，具体包括如下步骤：步骤4.1：第一可编程时钟生成器接收参考时钟；
步骤4.2：第一可编程时钟生成器根据步骤2中的设置，对其内部VCO进行分频，得到多个输出时钟，每个时钟都拥有不同的频率、相位；
步骤4.3：第一可编程时钟生成器将输出时钟中的3个时钟提供给DSP，3个时钟分别是内部核时钟、DDR3时钟以及串行快速接口时钟；
步骤4.4：第一可编程时钟生成器将输出时钟中的4个时钟提供给FPGA，4个时钟分别是吉比特收发时钟、DDR3系统时钟、DDR3参考时钟以及FPGA系统时钟。
5.根据权利要求3所述的矢量网络分析仪时钟系统优化方法，其特征在于：在步骤5中，具体包括如下步骤：步骤5.1：第二可编程时钟生成器接收参考时钟；
步骤5.2：第二可编程时钟生成器根据步骤2中的设置，对其内部VCO进行分频，得到5个同频率同相位的输出时钟；
步骤5.3：第二可编程时钟生成器将5个输出时钟分别给5个ADC作为采样时钟。
一种矢量网络分析仪时钟系统及其优化方法
技术领域
[0001] 本发明属于测试技术领域，具体涉及一种矢量网络分析仪时钟系统及其优化方法。
背景技术
[0002] 随着矢量网络分析仪的测量功能的增多以及测量指标的提升，仪器内部的数字中频处理单元的性能和复杂度显著提高。而时钟系统作为数字中频处理单元的重要组成部分，也需要随之增加时钟数量以及提高时钟频率。由于晶振价格随着其工作频率的增加而变得昂贵，因此晶振数量的增多不仅抬高了硬件成本，也占用了PCB板上宝贵的空间资源。另外，晶振数量的增多意味着仪器潜在的故障率增加，降低了仪器的可靠性。
[0003] 现有的矢量网络分析仪数字中频处理单元的时钟系统由若干晶振组成，各个晶振独立工作。矢量网络分析仪行业的国际标杆企业是德公司生产的高端矢量网络分析仪N5242及其之前的产品，以及国内的中电科仪器仪表有限公司生产的AV3672系列高端矢量网络分析仪，时钟系统方案均是采用多个独立晶振产生时钟。随着矢量网络分析仪测试功能的多样化，亟需网络仪数字中频处理单元的时钟数量和时钟频率可编程控制。例如，使用频谱分析功能时，在改变分辨率带宽后，数字中频处理单元时钟系统生成的ADC采样时钟需要随之改变；使用脉冲测试功能时，需要时钟系统生成高频率时钟，以满足脉冲测试需求。
[0004] 现有矢量网络分析仪数字中频处理单元时钟系统主要有以下缺点：
[0005] 1)时钟系统由若干晶振组成，各个晶振独立工作。随着测试需求的多样化，所需要的时钟数量增多，时钟频率越来越高，不仅增加了硬件成本，也使得有限的PCB空间变得更加紧张。
[0006] 2)晶振数量的增多会使得仪器潜在的故障率增加，降低可靠性。
[0007] 3)矢量网络分析仪的一些新功能需要数字中频处理单元的时钟数量和时钟频率可编程控制，而晶振输出的时钟频率无法编程控制。
发明内容
[0008] 针对现有技术中存在的上述技术问题，本发明提出了一种矢量网络分析仪时钟系统及其优化方法，设计合理，克服了现有技术的不足，具有良好的效果。
[0009] 为了实现上述目的，本发明采用如下技术方案：
[0010] 一种矢量网络分析仪时钟系统，包括基准时钟缓冲单元、第一可编程时钟生成器、第二可编程时钟生成器、FPGA、DSP以及5个ADC；基准时钟缓冲单元的输入端连接有基准时钟产生模块，基准时钟缓冲单元的输出端分别与第一可编程时钟生成器的输入端和第二可编程时钟生成器的输入端相连；第一可编程时钟生成器的输出端分别与DSP和FPGA相连；第二可编程时钟生成器的输出端分别与5个ADC的时钟输入端相连；
[0011] 基准时钟缓冲单元，被配置为用于对输入的基准时钟进行缓冲调理，基准时钟频率为100MHz；
[0012] 第一可编程时钟生成器，被配置为用于给DSP和FPGA提供时钟；
[0013] 第二可编程时钟生成器，被配置为用于给5个ADC分别提供频率为120MHz的采样时钟；
[0014] FPGA，被配置为用于进行信号处理以及对第一可编程时钟生成器、第二可编程时钟生成器以及5个ADC进行配置；
[0015] DSP，被配置为用于进行扫描控制和任务调度，并对FPGA的滤波数据进行浮点运算；
[0016] ADC，被配置为用于对模拟中频信号进行数字化。
[0017] 优选地，DSP所需要的时钟类型包括内部核时钟、DDR3时钟以及串行快速接口时钟，内部核时钟的时钟频率为100MHz，DDR3时钟的时钟频率为66.7MHz，串行快速接口时钟的时钟频率为125MHz；FPGA所需要的时钟类型包括吉比特收发时钟、DDR3系统时钟、DDR3参考时钟和FPGA系统时钟，吉比特收发时钟的时钟频率为125MHz，DDR3系统时钟的时钟频率为312.5MHz，DDR3参考时钟的时钟频率为200MHz，FPGA系统时钟的时钟频率为100MHz。
[0018] 此外，本发明还提到一种矢量网络分析仪时钟系统优化方法，该方法采用如上所述的一种矢量网络分析仪时钟系统，包括如下步骤：
[0019] 步骤1：给基准时钟缓冲单元、第一可编程时钟生成器、第二可编程时钟生成器、FPGA、DSP以及5个ADC上电；
[0020] 步骤2：FPGA模块通过SPI总线对第一可编程时钟生成器、第二可编程时钟生成器以及5个ADC进行配置；
[0021] 步骤3：基准时钟缓冲单元接收基准时钟，并将其分成2路分别传输给第一可编程时钟生成器、第二可编程时钟生成器作为其参考时钟；
[0022] 步骤4：第一可编程时钟生成器分别给DSP和FPGA提供不同数量和频率的时钟；
[0023] 步骤5：第二可编程时钟生成器分别给5个ADC提供同频率同相位的采样时钟；
[0024] 步骤6：若用户改变矢量网络分析仪设置，则FPGA接收用户的设置信息并对其进行译码、解析，FPGA根据解析出来的命令对第一可编程时钟生成器、第二可编程时钟生成器和5个ADC进行重新配置，然后重复执行步骤2～步骤6。
[0025] 优选地，在步骤4中，具体包括如下步骤：
[0026] 步骤4.1：第一可编程时钟生成器接收参考时钟；
[0027] 步骤4.2：第一可编程时钟生成器根据步骤2中的设置，对其内部VCO进行分频，得到多个输出时钟，每个时钟都拥有不同的频率、相位；
[0028] 步骤4.3：第一可编程时钟生成器将输出时钟中的3个时钟提供给DSP，3个时钟分别是内部核时钟、DDR3时钟以及串行快速接口时钟；
[0029] 步骤4.4：第一可编程时钟生成器将输出时钟中的4个时钟提供给FPGA，4个时钟分别是吉比特收发时钟、DDR3系统时钟、DDR3参考时钟以及FPGA系统时钟。
[0030] 优选地，在步骤5中，具体包括如下步骤：
[0031] 步骤5.1：第二可编程时钟生成器接收参考时钟；
[0032] 步骤5.2：第二可编程时钟生成器根据步骤2中的设置，对其内部VCO进行分频，得到5个同频率同相位的输出时钟；
[0033] 步骤5.3：第二可编程时钟生成器将5个输出时钟分别给5个ADC作为采样时钟。
[0034] 本发明工作原理：
[0035] 由高稳定性的温补晶振产生的基准时钟在到达本项目后，由基准时钟缓冲单元对其进行缓冲和调理，并输出2路与基准时钟同频的时钟，分别作为第一可编程时钟生成器和第二可编程时钟生成器的输入时钟。第一可编程时钟生成器在配置完成并且有输入时钟的情况下，分别给DSP和FPGA提供多路时钟；第二可编程时钟生成器在配置完成并且有输入时钟的情况下，分别给5个ADC提供采样时钟。本发明中的第一可编程时钟生成器和第二可编程时钟生成器以及5个ADC均由FPGA进行配置。本发明中的时钟均为LVDS格式。
[0036] 本发明所带来的有益技术效果：
[0037] 1、将矢量网络仪数字中频处理单元的时钟系统采用网络化的拓扑结构取代了多晶振独立工作方式，数字中频处理单元上没有任何晶振，增加了时钟系统的稳定性，节省了硬件成本和PCB空间。
[0038] 2、具备同时输出多路LVDS时钟的能力，每一路时钟的频率和相位都可通过编程实现，而且时钟频率可从几兆到几百兆任意设置，后续系统升级时只需要软件编程即可获得更高的时钟频率，抗干扰性强，通用性和可扩展性好。
附图说明
[0039] 图1为本发明一种矢量网络分析仪时钟系统结构示意图。
[0040] 其中，1-基准时钟缓冲单元；2-第一可编程时钟生成器；3-第二可编程时钟生成器；4-FPGA；5-DSP；6-ADC。
具体实施方式
[0041] 下面结合附图以及具体实施方式对本发明作进一步详细说明：
[0042] 实施例1：
[0043] 一种矢量网络分析仪时钟系统，包括基准时钟缓冲单元1、第一可编程时钟生成器2、第二可编程时钟生成器3、FPGA4、DSP5以及5个ADC6；基准时钟缓冲单元1的输入端连接有基准时钟产生模块，基准时钟缓冲单元的输出端分别与第一可编程时钟生成器2的输入端和第二可编程时钟生成器3的输入端相连；第一可编程时钟生成器2的输出端分别与DSP5和FPGA4相连；第二可编程时钟生成器3的输出端分别与5个ADC6的时钟输入端相连；
[0044] 基准时钟缓冲单元1，被配置为用于对输入的基准时钟进行缓冲调理，基准时钟频率为100MHz；
[0045] 第一可编程时钟生成器2，被配置为用于给DSP和FPGA提供时钟；
[0046] 第二可编程时钟生成器3，被配置为用于给5个ADC分别提供频率为120MHz的采样时钟；
[0047] FPGA4，被配置为用于进行信号处理以及对第一可编程时钟生成器2、第二可编程时钟生成器3以及5个ADC5进行配置；
[0048] DSP5，被配置为用于进行扫描控制和任务调度，并对FPGA4的滤波数据进行浮点运算；
[0049] ADC6，被配置为用于对模拟中频信号进行数字化。
[0050] DSP5所需要的时钟类型包括内部核时钟、DDR3时钟以及串行快速接口时钟，内部核时钟的时钟频率为100MHz，DDR3时钟的时钟频率为66.7MHz，串行快速接口时钟的时钟频率为125MHz；FPGA4所需要的时钟类型包括吉比特收发时钟、DDR3系统时钟、DDR3参考时钟和FPGA系统时钟，吉比特收发时钟的时钟频率为125MHz，DDR3系统时钟的时钟频率为312.5MHz，DDR3参考时钟的时钟频率为200MHz，FPGA系统时钟的时钟频率为100MHz。
[0051] 实施例2：
[0052] 在上述实施例的基础上，本发明还提到一种矢量网络分析仪时钟系统优化方法，具体包括如下步骤：
[0053] 步骤1：给基准时钟缓冲单元、第一可编程时钟生成器、第二可编程时钟生成器、FPGA、DSP以及5个ADC上电；
[0054] 步骤2：FPGA模块通过SPI总线对第一可编程时钟生成器、第二可编程时钟生成器以及5个ADC进行配置；
[0055] 步骤3：基准时钟缓冲单元接收基准时钟，并将其分成2路分别传输给第一可编程时钟生成器、第二可编程时钟生成器作为其参考时钟；
[0056] 步骤4：第一可编程时钟生成器分别给DSP和FPGA提供不同数量和频率的时钟；具体包括如下步骤：
[0057] 步骤4.1：第一可编程时钟生成器接收参考时钟；
[0058] 步骤4.2：第一可编程时钟生成器根据步骤2中的设置，对其内部VCO进行分频，得到多个输出时钟，每个时钟都拥有不同的频率、相位；
[0059] 步骤4.3：第一可编程时钟生成器将输出时钟中的3个时钟提供给DSP，3个时钟分别是内部核时钟、DDR3时钟以及串行快速接口时钟；
[0060] 步骤4.4：第一可编程时钟生成器将输出时钟中的4个时钟提供给FPGA，4个时钟分别是吉比特收发时钟、DDR3系统时钟、DDR3参考时钟以及FPGA系统时钟。
[0061] 步骤5：第二可编程时钟生成器分别给5个ADC提供同频率同相位的采样时钟；具体包括如下步骤：
[0062] 步骤5.1：第二可编程时钟生成器接收参考时钟；
[0063] 步骤5.2：第二可编程时钟生成器根据步骤2中的设置，对其内部VCO进行分频，得到5个同频率同相位的输出时钟；
[0064] 步骤5.3：第二可编程时钟生成器将5个输出时钟分别给5个ADC作为采样时钟。
[0065] 步骤6：若用户改变矢量网络分析仪设置，则FPGA根据接收到用户的设置信息对其进行译码、解析，FPGA根据解析出来的命令对第一可编程时钟生成器、第二可编程时钟生成器和5个ADC进行重新配置，然后重复执行步骤2～步骤6。
[0066] 当然，上述说明并非是对本发明的限制，本发明也并不仅限于上述举例，本技术领域的技术人员在本发明的实质范围内所做出的变化、改型、添加或替换，也应属于本发明的保护范围。
