接触电阻减小

摘要

本文描述的各种实现方式针对用于减小接触电阻的系统和方法。在一种实现方式中，一种方法可以包括分析集成电路的单元的操作条件。所述方法可以包括选择性地标记沿着集成电路的关键路径具有时序退化的单元的实例。所述方法可以包括降低用于选择性标记的具有时序退化的单元的实例的接触电阻。

权利要求

1.一种方法，包括：

分析用于集成电路的单元的操作条件；

选择性地标记单元的沿着集成电路的关键路径具有时序退化的实例；

降低单元的选择性标记的具有时序退化的实例的接触电阻，其中，单元的选择性标记的实例包括选择性标记的晶体管，并且，降低接触电阻包括通过增大用于选择性标记的晶体管的接触的面积来修改选择性标记的晶体管的接触，增大用于选择性标记的晶体管的接触的面积包括增大选择性标记的晶体管的接触的面积以与接近选择性标记的晶体管的栅极重叠；以及基于集成电路的单元的实例来制造掩模。

2.根据权利要求1所述的方法，其中，降低接触电阻包括通过向选择性标记的晶体管提供较高的驱动电流来修改选择性标记的晶体管的接触。

3.根据权利要求1所述的方法，其中，降低接触电阻包括通过修改用于选择性标记的晶体管的接触的注入来修改选择性标记的晶体管的接触。

4.根据权利要求1所述的方法，其中，降低接触电阻包括通过在用于选择性标记的晶体管的栅极接触沉积上提供不同的光刻偏置来修改选择性标记的晶体管的接触。

5.根据权利要求1所述的方法，其中，降低接触电阻包括通过为选择性标记的晶体管提供不同的源极/漏极注入来修改选择性标记的晶体管的接触。

6.根据权利要求1所述的方法，其中，降低接触电阻包括通过为选择性标记的晶体管提供不同的硅化物沉积来修改选择性标记的晶体管的接触。

7.根据权利要求1所述的方法，其中，降低接触电阻还包括通过去除与选择性标记的晶体管中的至少一个相邻的至少一个栅极来修改选择性标记的晶体管的接触。

8.根据权利要求1所述的方法，其中，降低接触电阻包括通过物理地加宽用于选择性标记的晶体管的接触来增大用于选择性标记的晶体管的接触的面积。

9.根据权利要求8所述的方法，其中，增大用于选择性标记的晶体管的接触的面积包括减小用于选择性标记的晶体管的物理上较宽的接触的垂直长度。

10.根据权利要求1所述的方法，其中，降低接触电阻包括通过物理地加宽用于选择性标记的晶体管的通孔来增大用于选择性标记的晶体管的通孔的面积。

11.一种非暂态计算机可读介质，上面存储有多个计算机可执行指令，所述计算机可执行指令在由计算机执行时使所述计算机：分析与集成电路的单元相关联的时序数据；

选择性地标记单元的沿着集成电路的一个或更多个路径具有时序退化的晶体管；以及通过降低接触的接触电阻来增大用于单元的具有时序退化的选择性标记的晶体管的接触的驱动电流，其中，降低接触的接触电阻包括增大用于选择性标记的晶体管的接触的面积，增大用于选择性标记的晶体管的接触的面积包括增大选择性标记的晶体管的接触的面积以与接近选择性标记的晶体管的栅极重叠。

12.根据权利要求11所述的计算机可读介质，其中，降低接触电阻包括通过为选择性标记的晶体管提供不同的电压阈值注入来修改选择性标记的晶体管的接触。

13.根据权利要求11所述的计算机可读介质，其中，降低接触电阻包括通过在用于选择性标记的晶体管的栅极接触沉积上提供不同的光刻偏置来修改选择性标记的晶体管的接触。

14.根据权利要求11所述的计算机可读介质，其中，降低接触电阻包括通过为选择性标记的晶体管提供不同的源极/漏极注入来修改选择性标记的晶体管的接触。

15.根据权利要求11所述的计算机可读介质，其中，降低接触电阻包括通过为选择性标记的晶体管提供不同的硅化物沉积来修改选择性标记的晶体管的接触。

16.根据权利要求11所述的计算机可读介质，其中，增大用于选择性标记的晶体管的接触的面积包括物理地加宽用于选择性标记的晶体管的接触。

17.根据权利要求16所述的计算机可读介质，其中，增大用于选择性标记的晶体管的接触的面积包括减小用于选择性标记的晶体管的物理上较宽的接触的垂直长度。

18.根据权利要求11所述的计算机可读介质，其中，降低接触电阻包括通过增大与用于选择性标记的晶体管的接触相关联的通孔的面积来修改选择性标记的晶体管的接触。

19.一种系统，包括：

处理器；以及

存储器，上面存储有指令，所述指令在由处理器执行时使所述处理器：分析与沿着集成电路的一个或更多个路径的单元的操作条件相关联的时序数据；

选择地标记单元的显示时序退化的实例；以及

通过增大用于单元的选择性标记的实例的接触的面积来降低用于单元的显示时序退化的选择性标记的实例的接触的接触电阻，增大用于单元的选择性标记的实例的接触的面积包括增大单元的选择性标记的实例的接触的面积以与接近单元的选择性标记的实例的栅极重叠。

说明书

接触电阻减小

技术领域

[0001] 本技术总体上涉及用于减小电路中的接触电阻的方法。

背景技术

[0002] 通常，电子设计者采用各种技术来设计集成电路，比如，物理芯片和/或物理层。在某些情况下，在设计过程期间设计者可能会发现可能需要改进的显示性能缺陷的区域。有时，设计者可能会尝试使用修改标准单元的手动技术来克服性能缺陷。然而，由于被手动接近，常规技术可能效率低下且麻烦。此外，这些常规技术可能不基于分析数据，因此可能无效。

附图说明

[0003] 在附图中通过示例的方式图示了这些技术，在附图中：

[0004] 图1示出了用于减小物理设计中的接触电阻的标记单元的图；

[0005] 图2至9示出了用于减小物理设计中的接触电阻的方法的图；

[0006] 图10示出了用于减小物理设计中的接触电阻的方法的处理流程；以及

[0007] 图11示出了用于减小物理设计中的接触电阻的系统的图。

具体实施方式

[0008] 本文描述的各种实现方式涉及并针对集成电路设计的物理设计步骤中的接触电阻减小。例如，可以修改和/或减小各种类型的电路组件(例如，单元，标准单元，晶体管等)的接触电阻以改善物理设计中的电路性能，这可以在制造设施中实施。在这种情况下，物理设计中的接触电阻减小可能涉及选择性地标记以较低电阻制造的单元，从而以增加的泄漏的可能成本提供更高的速度。在一些情况下，具有较宽的源极/漏极(S/D)接触的单元可能会以增加的泄漏提供较高的速度，因此降低接触电阻的一种技术可能是增加接触的面积。在这个例子中，横向生长接触可能会降低电阻并增加单元的速度。在其他情况下，具有较宽的通孔的单元可能会以增大的泄漏提供更高的速度，因此减小接触电阻的另一种技术可能是增加通孔的面积。在这个例子中，通孔的生长区域可以降低电阻并提高单元的速度。当在集成电路中实施时，这些技术可以提高电路组件(例如，单元，标准单元，晶体管等)的性能。

[0009] 因此，现在这里将参照图1至图11更详细地描述用于减小物理设计中的接触电阻的系统和方法的各种实现方式。

[0010] 图1示出了根据本文描述的各种实现方式的用于减小物理设计中的接触电阻的标记单元的图。

[0011] 参照图1，示出了集成电路的标准单元布局100，其具有单元102的第一实例和单元104的第二实例。标准布局100包括金属互连112，其可用于将单元102、104的实例电连接到集成电路的其他电路。标准布局100可以包括用于单元112、114的第一和第二实例中的每一个的P掺杂的Si区域114和N掺杂的Si区域116。标准布局100还可以包括接近单元112、114的第一和第二实例中的每一个的栅极区域118。第一单元和第二单元102、104可以被称为器件、晶体管或者有源或无源的某些其他相关电路组件。

[0012] 在物理设计中，可以分析集成电路的单元102、104的第一和第二实例的操作条件。在一些情况下，单元102、104的第一和第二实例中的一个或更多个可沿着集成电路的一个或更多个路径(包括，例如，关键路径)具有时序退化(timing degradation)。在这种情况下，如图1所示，例如，单元102的第一实例可能具有时序退化，并且可能选择性地用选择性标记110标记。因此，对于具有时序退化的选择性标记的单元102的第一实例，可以降低接触电阻。下文将更详细地描述与降低选择性标记的单元的接触电阻有关的各种技术。

[0013] 加工厂可以通过工艺改进(比如，改进的硅化物，费米能级去钉扎和肖特基势垒高度降低)来降低接触电阻。这些类型的工艺改进通常不涉及物理设计。这样，可以在这些工艺改进中添加物理设计选项以降低接触电阻。在一些情况下，这些选项可以提供创建特殊的低电阻物理单元，例如，类似于可用于较高驱动电流的低VT单元(低电压阈值单元)。在涉及多个VT的场景中，可以向单元添加低VT绘图层，并且可以改变注入，以便提供更高驱动电流的器件，可能漏电流更高。也就是说，提供更高的驱动电流可能会导致漏电流的增加。在图1中，可以使用器件选项标记层或选择性标记110来指定不同的VT注入、栅极CD上不同的光刻偏置、不同的S/D(源极/漏极)注入、和/或不同的硅化物沉积。在一些实现方式中，这些工艺修改中的一个或更多个可以用于以降级的电流通/电流关比(Ion/Ioff比)为代价来降低接触电阻。此外，在选定器件(例如，关键路径中的那些)中，这种折衷可能是有益的，例如，改善选择性标记的单元实例的定时。

[0014] 在某些情况下，可能存在与降低接触电阻有关的另一种场景，因此可能存在向电路设计者提供的其他器件选项。在这种情况下，绘图层可能不是覆盖VT层，但它可能是选择性地标记用于特殊处理的特定晶体管的下RC绘图覆盖层(blanket low RC drawing layer)。例如，特殊处理可以指较强的注入和/或修改的硅化物沉积，这可能会以所选单元(晶体管)的泄漏增加为代价降低选择性标记的单元(晶体管)实例的接触电阻。根据在此描述的各种实现方式，选择性地标记用于特殊处理的单元或晶体管可以通过旨在仅发生在所选器件上的特殊接触电阻处理来提高性能。下文将更详细地描述这些特殊处理技术。

[0015] 图2至图9示出了根据本文描述的各种实现方式的用于减小物理设计中的接触电阻的方法的图。

[0016] 参照图2，集成电路的标准单元布局100设有单元102、104的第一和第二实例。如图所示，标准单元布局100可以包括金属互连112和另一金属互连112A，其限定在单元102、104的第一和第二实例之上的路径(例如，关键路径)。可以提供一个或更多个通孔130(例如，通孔0)，其将金属互连112A连接到单元102、104的第一和第二实例的P掺杂区114和N掺杂区116中的一个或更多个S/D接触120。

[0017] 在一些实现方式中，图2可以表示标准单元的不完整部分。在一些其他实现方式中，布局100可以代表现代布局(例如，<＝16/14nm)，其中与栅极的接触和与扩散区的接触是分离的绘图层，并且，与扩散区的接触可以跨越全扩散区宽度(即，P掺杂的Si区域114和N掺杂的Si区域116)。N和P扩散区114、116可以是实际的平面FET器件宽度(如图2所示)，或者它们可以包括可以被保留用于晶体管的形成的一个或更多个有源鳍片140或纳米线(如图3所示)。

[0018] 可替代地，在如上所述的覆盖和/或目标工艺调整之外，降低接触电阻的另一技术可包括增加接触(例如S/D接触120)的面积。S/D接触120的面积可以通过栅极长度、栅极间距和S/D接触与栅极间隔规则(S/D-contact-to-gate spacing rule)中的一个或更多个预先确定。在一些实现方式中，S/D接触与栅极间隔规则可用于防止或至少抑制S/D接触120与相邻栅极的短路，例如存在尺寸或叠加变化的情况下。

[0019] 可用来增加接触电阻的另一种技术可以是牺牲(或去除)至少一个栅极，以避免在S/D接触120的一侧上使用S/D接触与栅极间隔规则。例如，参照图4至图6描述该场景的一个布局选项。

[0020] 例如，如参照图4所示，S/D接触120A、120B可远离有源晶体管104延伸，并将栅极118A与有源晶体管104的最左侧重叠(并短接)。在这种场景下，左栅极118A可以变成牺牲栅极(或可去除栅极)以允许增大接触面积，从而降低与有源晶体管104相关联的S/D接触
120A、120B的接触电阻。单元面积的这种增加可以改善器件性能，并可能被认为有点类似于双重折叠晶体管。应该注意的是，只要栅极被牺牲(或去除)，通过进一步延伸S/D接触120A、
120B，例如如图5所示，可以进一步降低接触电阻。

[0021] 在一些情况下，如果认为必要，牺牲栅极118A可以保留；然而，S/D接触120A、120B(甚至在牺牲栅极的另一侧上)的增大的S/D扩散接触面积可以在牺牲栅极118A下方导电并且可以降低总接触电阻。图3所示的布局然后可以为牺牲栅极118A的间距提供较低的总接触电阻。此外，在一些实现方式中，可以去除牺牲栅极118A，如图6所示。

[0022] 许多工艺技术可以通过根本不绘制栅极形状，或者通过用切割层覆盖栅极形状以便向加工厂确定在处理中可去除栅极，来支持去除选定的栅极。此外，图6中的场景可以为给定的牺牲栅极间距提供尽可能最低的接触电阻。通过该实现方式，可以将参照图4至图6所描述的一个或更多个概念扩展到多于一个的牺牲栅极间距。然而，对于给定技术，额外的牺牲栅极的好处可能必须被分析并与增大的单元面积的任何缺点进行比较。其他性能好处可能会在牺牲栅极去除的某些情况下实现。然而，在某些情况下，栅极可能会限制S/D应变有效性，这可能会用于增大迁移率。在某些其他情况下，去除相邻的栅极可能会增大可用的S/D应变体积，并可能起到增大迁移率的作用。

[0023] 参照图6，大接触120A、120B被显示在S/D区域的中间或接近中间；然而，大接触120A、120B可以放置或定位在S/D区域的一端。在某些情况下，此放置或定位可能位于标准单元的左边界或右边界，或者在其他情况下，此放置或定位可能位于标准单元内的内部扩散中断的边缘。

[0024] 在一些实现方式中，例如在图4至6中示出的S/D接触120A、120B可以被形成为跨越整个晶体管宽度以解决接触电阻问题。通过各种工艺技术的支持，可以检查电阻(R)和电容(C)之间的折衷。例如，如果接触宽度的增长得到支持，则有可能的是，最佳结果可以包括横向生长S/D接触120A、120B并然后使其垂直收缩的混合，以达到最佳性能，这与R*C有关。在这种情况下，可以如图7所示绘制S/D接触120A、120B。

[0025] 在大约20nm以下的技术中，接触电阻问题有些严重，接触层可能通常印有多重构图。因为可以使用多个掩模来形成接触形状，所以这可以促进这里描述的各种方法和技术。即，例如，可以用一个或更多个掩模印刷较大的扩展的低电阻接触，并且可以使用一个或更多个单独的掩模来印刷规则的细接触(如图7所示)。这可以提供一个优点，因为试图在相同的掩模上印刷不同尺寸的接触孔可能是困难的。此外，在一些情况下，参照图7，例如，右侧的S/D接触120C可以被分解为一个接触掩模，而左侧的另外两个扩展接触120A、120B可以被分解为额外的掩模。

[0026] 可替代地，光刻解决方案可能不支持标准插槽和更宽的接触。在这些情况下，来自多种掩模颜色的多个插槽接触可以被叠加(与补偿CD和叠加变化的偏移重叠)，从而在晶片上形成最终的更宽的接触。

[0027] 此外，对于给定有源区域中的一些栅极，例如在鳍式FET或纳米线FET的情况下，可以实现额外的好处。在这些3D FET中，将接触形状与鳍片/纳米线的端部重叠可以通过包括鳍片/纳米线的端部垂直面来增大接触面积。这在图8A和图8B中示出。参照图8A，标准接触120不延伸超过鳍片140的端部，并且参照图8B，较大的接触120A、120B与鳍片140的端部重叠，导致接触表面积增加。

[0028] 在约20nm以下的技术中，该工艺可能涉及额外的局部互连或线路中间(MOL)工艺层。在图2至图7中示出了一个这样的层，标为通孔130，其可以被称为通孔0。通孔130可以用于将S/D接触120连接到S/D扩散区114、116和栅极118二者，并且这个通孔0层可以用于在第一金属层(即，金属互连112)和晶体管(即，单元102、104)之间增加额外的电阻。本文描述的各种技术可以被应用于通孔0层。例如，在图9中，示出了标准方形通孔0 130，示出了垂直延伸的通孔0130A，并且示出了放大的方形通孔0 130B。在一些情况下，降低接触电阻可以包括通过物理地加宽(例如，扩展或扩大)用于选择性标记的晶体管的通孔0来增大用于选择性标记的晶体管的通孔的面积(例如，图9的通孔0 130A、130B)。此外，在一些其他情况下，多重构图可以用于通孔0层，因此考虑到现有技术，可以支持这种通孔0形状的各种变化。虽然放大的通孔0形状(即，130A、130B)在技术上可能本身不会增加单元面积(例如，因为它们直接连接到第一金属互连层112)，但它们可以提供可放置第一金属形状的边界，从而减少引脚尺寸和布线选项。因此，在一些情况下，放大的通孔0形状130A、130B可能不会增加实现的电路块区域。

[0029] 此外，关于图9，虚线正方形132可以通过不在该区域中绘制栅极，或者通过在被支持时添加栅极切割的绘图层，来表示栅极118A的栅极形状的可能中断。在底部的N-MOSFET被牺牲以降低接触电阻的情况下，在栅极118A中的这个中断132可以允许在顶部使用P-MOSFET。这种具有中断的栅极形状132的不对称P/N绘图情况可以允许进一步减小总电路面积。

[0030] 在各种实现方式中，物理设计可以指输入/输出(I/O)、标准单元和/或存储器实例中的用途。物理设计也可能受限于特定的工艺节点。布局设计中的修改可以与所提出的工艺修改结合使用，以在集成电路或芯片的选定区域中提供减小的接触电阻晶体管(或更高性能的晶体管)。这些修改可以使用本公开中描述的各种技术来实现。例如，本文描述的一种技术涉及通过选择性地修改特定单元来绘制/标记用于减小物理设计中的接触电阻的单元。本文描述的另一种技术是指选择性地增大用于减小物理设计中的接触电阻的特定接触的面积。

[0031] 图10示出了根据本文描述的各种实现方式的用于减小物理设计中的接触电阻的方法的处理流程。应该理解，即使方法1000指示操作执行的特定顺序，但是在一些情况下，操作的某些部分可以以不同的顺序且在不同的系统上执行。在其他情况下，可以向方法1000添加和/或从方法1000中省略额外的操作或步骤。此外，图10的计算设备1000可以被配置为执行方法1000。在一些实现方式中，方法1000可以被实现为程序或软件指令过程，其被配置为减小物理设计中的接触电阻以提高性能。

[0032] 在框1010处，方法1000可以分析集成电路的单元的操作条件。在框1020处，方法1000可以选择性地标记沿着集成电路的关键路径具有时序退化的单元的实例。在框1030处，方法1000可以降低用于选择性标记的具有时序退化的单元的实例的接触电阻。

[0033] 在一些实现方式中，降低接触电阻可以包括修改选择性标记的晶体管的接触，其包括向选择性标记的晶体管提供较高的驱动电流。在其他实现方式中，降低接触电阻可以包括修改选择性标记的晶体管的接触，其包括为选择性标记的晶体管提供不同的电压阈值注入。在一些其它实现方式中，降低接触电阻可以包括修改选择性标记的晶体管的接触，其包括在选择性标记的晶体管的栅极接触沉积上提供不同的光刻偏置。

[0034] 在一些实现方式中，降低接触电阻可以包括修改选择性标记的晶体管的接触，其包括为选择性标记的晶体管提供不同的源极/漏极注入。在其他实现方式中，降低接触电阻可以包括修改选择性标记的晶体管的接触，其包括为选择性标记的晶体管提供不同的硅化物沉积。

[0035] 在一些实现方式中，降低接触电阻可以包括修改选择性标记的晶体管的接触，其包括增大用于选择性标记的晶体管的接触的面积。在一些情况下，增大用于选择性标记的晶体管的接触的面积可以包括物理地加宽用于选择性标记的晶体管的接触。在其他情况下，增大用于选择性标记的晶体管的接触的面积可以包括减小用于选择性标记的晶体管的物理上较宽的接触的垂直长度。此外，在一些实现方式中，降低接触电阻可以包括修改选择性标记的晶体管的接触，其包括增大与用于选择性标记的晶体管的接触相关联的通孔的面积。

[0036] 因此，参照图10，方法1000可以通过减小接触和/或通孔的接触电阻来增大用于选择性标记的具有时序退化的单元的实例的接触的驱动电流。即，方法1000可以通过增大用于接触和/或通孔的驱动电流来减小用于选择性标记的显示时序退化的单元的实例的接触的接触电阻。

[0037] 图11示出了根据本文描述的各种实现方式的用于减小物理设计中的接触电阻的系统1100的框图。此外，系统1100还可以被配置为根据本文描述的各种实现方式选择性地标记用于减小物理设计中的接触电阻的单元的实例。

[0038] 参照图11，系统1100可以包括被配置成减小物理设计中的接触电阻的基于计算机的系统。如本文所述，系统1100可以与作为被配置为减小物理设计中的接触电阻的专用机器实现的至少一个计算设备1104相关联。在一些实现方式中，计算设备1104可以包括任何标准元件和/或组件，其包括至少一个处理器1110、存储器1112(例如，非暂态计算机可读存储介质)、一个或更多个数据库1140、电源、外围设备以及可能未在图11中具体示出的各种其他计算元件和/或组件。计算设备1104可包括被存储在非暂态计算机可读介质1112上的指令，其可由至少一个处理器1110执行。计算设备1104可以与可用于提供用户界面(UI)1152(如，一个图形用户界面(GUI))的显示设备1150(例如，监视器或其他显示器)相关联。
在一些情况下，UI 1152可以被用于从用户接收用于管理、操作和/或利用计算设备1104的各种参数和/或偏好。这样，计算设备1104可以包括用于提供输出给用户的显示设备1150，并且显示设备1150可以包括用于接收来自用户的输入的UI 1152。

[0039] 在各种实现方式中，计算设备1104可以被配置为实现用于减小物理设计中的接触电阻的各种方法。例如，计算设备1104可以分析集成电路的单元的操作条件。计算设备1104可以选择性地标记沿着集成电路的关键路径具有时序退化的单元的实例。计算设备1104可以降低用于选择性标记的具有时序退化的单元的实例的接触电阻。

[0040] 参照图11，计算设备1104可以包括接触电阻缓解器模块(contact resistance mitigator module)1120，其被配置为使至少一个处理器1110实现参照图1至图7描述的一种或多种或所有技术，其包括与选择性标记用于减小图1的物理设计中的接触电阻的单元有关的技术。接触电阻缓解器模块1120可以用硬件或软件来实现。如果以软件实现，则接触电阻缓解器模块1120可以被存储在存储器1112或数据库1140中。如果以硬件实现，则接触电阻缓冲器模块1120可以是被配置为与处理器1110接口连接的单独的处理组件。

[0041] 在各种实现方式中，接触电阻缓解器模块1120可以被配置为使至少一个处理器1110执行各种技术，如本文参照图1至图7所描述的那样。例如，接触电阻缓解器模块1120可以被配置为使至少一个处理器1110分析用于集成电路的单元的操作条件。接触电阻缓解器模块1120可以被配置为使至少一个处理器1110沿着集成电路的关键路径选择性地标记具有时序退化的单元的实例。此外，接触电阻缓解器模块1120可以被配置为使至少一个处理器1110降低用于选择性标记的具有时序退化的单元的实例的接触电阻。

[0042] 在一些实现方式中，接触电阻缓解器模块1120可以被配置成：使至少一个处理器1110向选择性标记的晶体管提供较高的驱动电流，为选择性标记的晶体管提供不同的电压阈值注入，并且/或者在用于选择性标记的晶体管的栅极接触沉积上提供不同的光刻偏置。

[0043] 在一些实现方式中，接触电阻缓解器模块1120可以被配置为使至少一个处理器1110为选择性标记的晶体管提供不同的源极/漏极注入和/或为选择性标记的晶体管提供不同的硅化物沉积。

[0044] 在一些实现方式中，接触电阻缓解器模块1120可以被配置为使至少一个处理器1110增大用于选择性标记的晶体管的接触的面积。在一些情况下，增大用于选择性标记的晶体管的接触的面积可以包括物理地加宽用于选择性标记的晶体管的接触。在某些其他情况下，增大用于选择性标记的晶体管的接触的面积可以包括减小用于选择性标记的晶体管的物理上较宽的接触的垂直长度。

[0045] 在一些实现方式中，接触电阻缓解器模块1120可以被配置为使至少一个处理器1110增大与用于选择性标记的晶体管的接触相关联的通孔的面积。

[0046] 因此，如本文所述，可以通过减小接触的接触电阻来增大用于选择性标记的具有时序退化的单元的实例的接触的驱动电流。即，可以通过增大接触的驱动电流来降低用于选择性标记的显示时序退化的单元的实例的接触的接触电阻。

[0047] 此外，参照图11，计算设备1104可以包括仿真器模块1122，仿真器模块1122被配置为使至少一个处理器1110生成集成电路的一个或更多个仿真。仿真器模块1122可以被称为仿真组件并且可以以硬件或软件来实现。如果以软件实现，则仿真器模块1122可以存储在存储器1112或数据库1140中。如果以硬件实现，则仿真器模块1120可以是被配置为与处理器1110接口连接的单独的处理组件。在一些情况下，仿真器模块1122可以包括被配置为生成集成电路的SPICE仿真的SPICE仿真器。通常，SPICE是具有集成电路重点的仿真程序的首字母缩写，它是一个开源模拟电子电路仿真器。此外，SPICE是半导体行业用来检查集成电路设计的完整性并预测集成电路设计的行为的通用软件程序。因此，在一些情况下，接触电阻缓解器模块1120可以被配置为与仿真器模块1122接口连接，以基于可用于分析集成电路的时序数据以识别时序退化的实例的集成电路的一个或更多个仿真(包括例如SPICE仿真)来生成时序数据。此外，如本文所述，接触电阻缓解器模块1120可以被配置为使用集成电路的一个或更多个仿真(包括例如SPICE仿真)来推荐具有定时退化的沿着路径的单元的实例的变化。

[0048] 在一些实现方式中，计算设备1104可以包括一个或更多个数据库1140，其被配置为存储和/或记录与减小物理设计中的接触电阻有关的各种信息。在各种情况下，数据库1140可以被配置为存储和/或记录与集成电路有关的信息、操作条件和/或时序数据。此外，数据库1140可以被配置为参考仿真数据(包括例如SPICE仿真数据)来存储和/或记录与集成电路有关的信息和时序数据。

[0049] 这里描述的各种技术的实现方式可以用许多通用或专用计算系统环境或配置来操作。可适用于本文描述的各种技术的计算系统、环境和/或配置的示例包括，但不限于，个人计算机，服务器计算机，手持式或膝上型设备，多处理器系统，基于微处理器的系统，机顶盒，可编程消费电子产品，网络PC，小型计算机，大型计算机，智能电话，平板电脑，可佩戴式计算机，云计算系统，虚拟计算机，船用电子设备，等等。

[0050] 这里描述的各种技术可以在由计算机执行的诸如程序模块之类的计算机可执行指令的普通情景下实现。程序模块包括执行特定任务或实现特定抽象数据类型的例程、程序、对象、组件、数据结构等。此外，每个程序模块可以以其自己的方式实现，并且都不需要以相同的方式实现。尽管程序模块可以在单个计算系统上执行，但是应该理解，在一些实现方式中，程序模块可以在适于彼此通信的单独的计算系统或设备上实现。程序模块也可以是硬件和软件的某种组合，其中程序模块执行的特定任务可以通过硬件、软件或两者的某种组合来完成。

[0051] 本文描述的各种技术可以在分布式计算环境中实现，其中任务由通过通信网络链接的远程处理设备执行，例如通过硬连线链路、无线链路或其各种组合来执行。在分布式计算环境中，程序模块可以位于本地和远程计算机存储介质中，所述计算机存储介质包括例如存储器存储设备和类似设备。

[0052] 此外，这里提供的讨论可以被认为是针对某些特定的实现方式。应该理解，在此提供的讨论是为了使本领域普通技术人员能够制造和使用由权利要求的主题所限定的任何主题而提供的。

[0053] 本文描述了用于减小接触电阻的方法的各种实现方式。在一种实施方式中，一种方法可以包括分析集成电路的单元的操作条件。所述方法可以包括选择性地标记沿着集成电路的关键路径具有时序退化的单元的实例。所述方法可以包括降低用于选择性标记的具有时序退化的单元的实例的接触电阻。

[0054] 本文描述了其上存储有多个计算机可执行指令的非暂态计算机可读介质的各种实现方式，所述指令在由计算机执行时使所述计算机：分析与集成电路的单元相关联的定时数据，选择性地标记沿着集成电路的一个或更多个路径具有时序退化的单元的晶体管实例，并且通过降低接触的接触电阻来增大用于具有时序退化的单元的选择性标记的晶体管实例的接触的驱动电流。

[0055] 本文描述了用于减小接触电阻的系统的各种实现方式。所述系统可以包括处理器以及其上存储有指令的存储器，所述指令在由处理器执行时使所述处理器：分析与沿着集成电路的一个或更多个路径的单元的操作条件相关联的时序数据，选择性地标记显示时序退化的单元的实例，并通过增加接触的驱动电流来降低用于显示时序退化的选择性标记的单元的实例的接触的接触电阻。

[0056] 应当认识到，权利要求的主题不限于本文提供的实现方式和图示，而且包括所述实现方式的修改形式，其包括根据权利要求的实现方式的部分和不同实现方式的要素的组合。应该认识到，在任何这样的实现方式的开发中，如在任何工程或设计项目中一样，为了实现开发者的具体目标，比如符合与系统相关的和与业务相关的约束，可以针对具体实现方式做出许多具体的决定，所述约束可能随着实现方式而变化。而且，将会认识到，这样的开发工作可能是复杂和耗时的，但是对于受益于本公开的普通技术人员而言仍然是设计、生产和制造的常规任务。

[0057] 已经详细参考了各种实现方式，其示例在附图和图示中示出。在以下详细描述中，阐述了许多具体细节以提供对本文提供的公开的透彻理解。然而，这里提供的本公开可以在没有这些具体细节的情况下实施。在一些其他情况下，公知的方法、过程、组件、电路和网络未被详细描述，以免不必要地模糊实施例的细节。

[0058] 还应当理解，虽然在本文中可以使用术语“第一”、“第二”等来描述各种元件，但是这些元件不应受这些术语的限制。这些术语仅用来将一个元件与另一个元件区分开。例如，第一元件可以被称为第二元件，类似地，第二元件可以被称为第一元件。第一元件和第二元件都是元件，但它们不被视为相同的元件。

[0059] 在本文提供的公开的描述中使用的术语是出于描述特定实现方式的目的，而不旨在限制本文提供的本公开。如在本文提供的公开的描述和所附权利要求中所使用的，除非上下文明确另有指出，否则单数形式还意图包括复数形式。如本文中使用的，术语“和/或”是指并包含一个或更多个相关所列项目的任何和所有可能的组合。术语“包括”和/或“包含”在本说明书中使用时指定所述的特征、整体、步骤、操作、元件和/或组件的存在，但是不排除一个或更多个其它的特征、整体、步骤、操作、元件、组件和/或其组合的存在或添加。

[0060] 如本文所使用的，术语“如果”可以被解释为意指“当……时”或“在……时”或“响应于确定”或“响应于检测”，这取决于上下文。类似地，短语“如果确定”或“如果[检测到所述状况或事件]”可以被解释为意指“在确定时”或“响应于确定”或“在检测到[所述状况或事件]或“响应于检测到[所述状况或事件]”，这取决于上下文。术语“上”和“下”；“上部”和“下部”；“向上”和“向下”；“上面”和“下面”；以及指示在给定点或元件上面或下面的相对位置的其他类似术语可以结合本文描述的各种技术的一些实现方式来使用。

[0061] 虽然上文针对本文描述的各种技术的实现方式，但是可以根据本文的公开来设计其他和另外的实现方式，其可以由随附的权利要求确定。

[0062] 尽管已经用特定于结构特征和/或方法动作的语言描述了主题，但是应当理解，所附权利要求中限定的主题不一定限于上面描述的特定特征或动作。确切地，上述特定特征和动作是作为实现权利要求的示例形式而公开的。