本发明公开了一种IBC电池的制作方法，包括：在衬底的背面形成多条凹槽；在背面上形成本征多晶硅或本征非晶硅；在对应凹槽的多晶硅或非晶硅上形成第一阻挡部；对未被覆盖的本征多晶硅或者本征非晶硅实现第一导电类型掺杂元素的掺杂；在背面上形成第二阻挡部，第二阻挡部覆盖部分的第一导电类型掺杂区；对未被第二阻挡部覆盖的第一导电类型掺杂区进行第二导电类型掺杂元素的掺杂；在背面上与每条凹槽相对应的位置处形成第三阻挡部并暴露出至少部分第一导电类型掺杂区和第二导电类型掺杂区；在背面形成金属层；剥离第三阻挡部以及覆盖于第三阻挡部上的金属层。本发明的背面掺杂工艺中对准难度比较低、钝化和掺杂一起完成并且钝化效果比较好。
1.一种IBC电池的制作方法，其特征在于，包括以下步骤：
S2：在该背面上形成氧化层，在该氧化层上形成本征多晶硅或者本征非晶硅；
S3：在对应于凹槽的本征多晶硅或者本征非晶硅上形成第一阻挡部，该第一阻挡部的宽度大于或者等于相应的凹槽的宽度；
S4：对未被该第一阻挡部覆盖的本征多晶硅或者本征非晶硅实现第一导电类型掺杂元素的掺杂以在未被该第一阻挡部覆盖的本征多晶硅或者本征非晶硅中形成第一导电类型掺杂区；
S5：在步骤S4所形成的结构的背面上形成第二阻挡部，第二阻挡部覆盖部分S4中形成的第一导电类型掺杂区，部分不被第二阻挡部覆盖的第一导电类型掺杂区暴露在外，被覆盖的区域和暴露的区域之间被所述凹槽隔离开；
S6：对未被该第二阻挡部覆盖的第一导电类型掺杂区进行第二导电类型掺杂元素的掺杂以使得未被该第二阻挡部覆盖的第一导电类型掺杂区反型形成第二导电类型掺杂区，第一导电类型掺杂区和第二导电类型掺杂区之间被凹槽和未经掺杂的本征多晶硅或者本征非晶硅隔离开；
S7：去除该第一阻挡部与该第二阻挡部，热处理该衬底；所述非晶硅在该热处理步骤中转化为多晶硅；
S8：在经过掺杂的和未经掺杂的本征多晶硅的背面上与每条凹槽相对应的位置处形成第三阻挡部并暴露出至少部分的第一导电类型掺杂区和至少部分的第二导电类型掺杂区，第三阻挡部覆盖部分的或全部的凹槽；
S9：在步骤S8所形成的结构的背面形成金属层，该金属层覆盖暴露的至少部分的第一导电类型掺杂区和暴露的至少部分的第二导电类型掺杂区以及该第三阻挡部；
S10：剥离该第三阻挡部以及覆盖于该第三阻挡部上的金属层。
2.如权利要求1所述的制作方法，其特征在于，步骤S1中通过激光形成凹槽，或者通过在待形成的凹槽的位置处丝网印刷刻蚀衬底材料的浆料来形成凹槽，形成凹槽后用碱溶液处理该衬底的背面以去除凹槽形成过程中在衬底背面产生的损伤。
3.如权利要求1所述的制作方法，其特征在于，凹槽的宽度为1-500μm，或者，第三阻挡部的宽度与相应的凹槽的宽度之差为0-200μm。
4.如权利要求1所述的制作方法，其特征在于，步骤S4中通过离子注入或者热扩散形成该第一导电类型掺杂区，第一阻挡部在所述掺杂过程中作为阻挡层以使被第一阻挡部覆盖的本征多晶硅或者本征非晶硅不被掺杂。
5.如权利要求4所述的制作方法，其特征在于，步骤S4中采用硼离子注入形成该第一导2
电类型掺杂区，注入剂量为1E14-1E16/cm，
或者，步骤S4中采用热扩散形成该第一导电类型掺杂区，掺杂剂量1E14-1E16/cm2。
6.如权利要求1所述的制作方法，其特征在于，该第一阻挡部或该第二阻挡部或该第三阻挡部的形成方式选自：丝网印刷、喷涂或者光刻。
7.如权利要求1所述的制作方法，其特征在于，每个第一阻挡部的宽度为1-500μm，或者，相邻第一阻挡部之间的间隔为100-5000μm。
8.如权利要求1所述的制作方法，其特征在于，每个第二阻挡部的宽度为100-5000μm，或者，每个第三阻挡部的宽度为1-500μm。
9.如权利要求1所述的制作方法，其特征在于，步骤S6中通过离子注入或者热扩散形成该第二导电类型掺杂区，第一阻挡部和第二阻挡部在掺杂过程中作为阻挡层以使被第一阻挡部覆盖的本征多晶硅或者本征非晶硅和被第二阻挡部覆盖的第一导电类型掺杂区不被掺杂。
10.如权利要求9所述的制作方法，其特征在于，步骤S6中通过磷离子注入形成该第二导电类型掺杂区，掺杂剂量为1E14-5E16/cm2，2
或者，步骤S6中采用热扩散形成该第二导电类型掺杂区，掺杂剂量1E14-5E16/cm。
11.如权利要求1所述的制作方法，其特征在于，步骤S9中通过丝网印刷或者PVD或者电镀形成该金属层，或者，该金属层为Al、Ag、Ni、Au、Cu或Sn，
12.如权利要求1所述的制作方法，其特征在于，步骤S10中的通过物理溶解或者湿化学刻蚀剥离该第三阻挡部以及覆盖于该第三阻挡部上的金属层。
13.如权利要求1所述的制作方法，其特征在于，步骤S6之后、步骤S8之前包括以下步骤：在该衬底的正面进行单面制绒、形成FSF、形成正面钝化层和沉积正面减反射膜。
14.如权利要求1-13中任意一项所述的制作方法，其特征在于，第一导电类型掺杂元素的掺杂深度小于该本征多晶硅或者本征非晶硅的厚度。
15.如权利要求1-13中任意一项所述的制作方法，其特征在于，第一导电类型掺杂元素的掺杂深度为1-500nm。
16.如权利要求1-13中任意一项所述的制作方法，其特征在于，第二导电类型掺杂元素的掺杂深度小于该本征多晶硅或者本征非晶硅的厚度。
17.如权利要求1-13中任意一项所述的制作方法，其特征在于，第二导电类型掺杂元素的掺杂深度为1-500nm。
18.如权利要求1-13中任意一项所述的制作方法，其特征在于，所述氧化层厚度1-
19.如权利要求1-13中任意一项所述的制作方法，其特征在于，所述本征多晶硅或者本征非晶硅厚度1-500nm。
20.如权利要求1-13中任意一项所述的制作方法，其特征在于，步骤S7之后、步骤S8之前还包括：在步骤S7所得结构的背面上形成一钝化层；
S8：在该钝化层的背面上与每条凹槽相对应的位置处形成第三阻挡部并暴露出至少部分的第一导电类型掺杂区所对应的钝化层和至少部分的第二导电类型掺杂区所对应的钝化层，第三阻挡部覆盖部分的或全部的凹槽；
S9：对于每个第一导电类型掺杂区和每个第二导电类型掺杂区，在钝化层中形成接触孔以暴露部分的第一导电类型掺杂区和部分的第二导电类型掺杂区，在该钝化层的背面形成金属层，该金属层覆盖暴露的部分的第一导电类型掺杂区和暴露的部分的第二导电类型掺杂区以及该第三阻挡部；
S10：剥离该第三阻挡部以及覆盖于该第三阻挡部上的金属层。
IBC电池的制作方法
技术领域
[0001] 本发明涉及一种太阳能电池的制作方法，特别是涉及一种IBC电池的制作方法。
背景技术
[0002] IBC电池是一种电极全部设置在硅片背面的背接触太阳能电池，由于硅片的正面(受光面)没有电极的遮挡，因此正面全部的面积都能接收太阳光，优质的IBC电池的光电转换效率可达24％。
[0003] 虽然IBC电池具有较高的转换效率，但是也正是因为其电极都位于硅片背面，因此需要在背面形成两种不同的掺杂区域，这无疑增加了掺杂工艺和金属化工艺的难度，需要在掺杂工艺和金属化工艺中引入图形化(patterning)和对准(alignment)的步骤。为了区分P型掺杂区和N型掺杂区，目前产业化中常用的工艺是光刻，通过设置不同的掩膜使得两次掺杂的掺杂区域被隔离开。这种做法的工艺步骤比较多，也比较复杂，成本较高。
[0004] 另外，现有的IBC电池的掺杂区域是形成于单晶硅片中的，在完成背面的掺杂之后需要在掺杂区域上形成钝化层。通常采用氧化硅加氮化硅叠层钝化，这样的做法钝化效果不是很理想，限制了电池的开压。
[0005] 多晶硅加隧穿氧化层钝化技术(polysilicon on passivating oxide)近来被广泛的研究，该技术相比传统的氧化硅加氮化硅叠层钝化技术具有更好的钝化效果，可以大幅提高太阳能电池的开压。将该钝化技术应用到IBC电池结构中时，需要隔离开不同掺杂类型的多晶硅层。否则P型掺杂多晶硅和N型掺杂多晶硅接触会造成漏电，严重影响电池性能。隔离不同掺杂类型的多晶硅需要在IBC电池背面进行图形化，结合多晶硅沉积、掺杂甚至刻蚀步骤，整个工艺需要较高的对准精度，通常需要通过光刻来实现，导致工艺流程复杂，成本较高。因此需要一种简单廉价的图形化方法，将多晶硅钝化技术整合到IBC电池中，提高电池性能同时降低成本。
发明内容
[0006] 本发明要解决的技术问题是为了克服现有技术中IBC电池背面掺杂工艺复杂且钝化效果不佳的缺陷，提供一种IBC电池的制作方法，其背面掺杂工艺中对准难度比较低、钝化和掺杂一起完成并且钝化效果比较好。
[0007] 本发明是通过下述技术方案来解决上述技术问题的：
[0008] 一种IBC电池的制作方法，其特点在于，包括以下步骤：
[0009] S1：在一衬底的背面形成多条凹槽；
[0010] S2：在该背面上形成氧化层，在该氧化层上形成本征多晶硅或者本征非晶硅；
[0011] S3：在对应于凹槽的本征多晶硅或者本征非晶硅上形成第一阻挡部，该第一阻挡部的宽度大于或者等于相应的凹槽的宽度；
[0012] S4：对未被该第一阻挡部覆盖的本征多晶硅或者本征非晶硅实现第一导电类型掺杂元素的掺杂以在未被该第一阻挡部覆盖的本征多晶硅或者本征非晶硅中形成第一导电类型掺杂区；
[0013] S5：在步骤S4所形成的结构的背面上形成第二阻挡部，第二阻挡部覆盖部分S4中形成的第一导电类型掺杂区，部分不被第二阻挡部覆盖的第一导电类型掺杂区暴露在外，所述被覆盖的区域和暴露的区域之间被所述凹槽隔离开；
[0014] S6：对未被该第二阻挡部覆盖的第一导电类型掺杂区进行第二导电类型掺杂元素的掺杂以使得未被该第二阻挡部覆盖的第一导电类型掺杂区反型形成第二导电类型掺杂区，第一导电类型掺杂区和第二导电类型掺杂区之间被凹槽和未经掺杂的本征多晶硅或者本征非晶硅隔离开；
[0015] S7：去除该第一阻挡部与该第二阻挡部，热处理该衬底；在采用本征非晶硅的方案中，所述非晶硅在该热处理步骤中转化为多晶硅；
[0016] S8：在经过掺杂的和未经掺杂的本征多晶硅的背面上与每条凹槽相对应的位置处形成第三阻挡部并暴露出至少部分的第一导电类型掺杂区和至少部分的第二导电类型掺杂区，第三阻挡部覆盖部分的或全部的凹槽；
[0017] S9：在步骤S8所形成的结构的背面形成金属层，该金属层覆盖暴露的至少部分的第一导电类型掺杂区和暴露的至少部分的第二导电类型掺杂区以及该第三阻挡部；
[0018] S10：剥离该第三阻挡部以及覆盖于该第三阻挡部上的金属层。
[0019] 其中在衬底(例如硅片)背面形成的凹槽主要起到隔离不同掺杂区域的作用，同时在后续的形成阻挡层步骤中也可以作为标记起到对准的作用。本发明中通过凹槽来隔离两种不同的掺杂区域，因此凹槽的图样形状可以与掺杂区域的形状相对应，参考图20，IBC电池的背面的掺杂区域的图形是梳状的，并且包含了两种不同类型的掺杂区域，例如第一导电类型掺杂区201a和201b，以及第二导电类型掺杂区202a和202b，其中第一导电类型掺杂区201a和第二导电类型掺杂区202a与主栅的位置相对应，而相互平行的第一导电类型掺杂区201b和第二导电类型掺杂区202b则与副栅的位置相对应，为了隔开两种掺杂区，图20中两种掺杂区之间空白的区域即对应了凹槽的位置。
[0020] 另外，对于上述的“部分的第一导电类型掺杂区”和“部分的第二导电类型掺杂区”的描述，其中对于“部分”一词的理解，参照图20所示的IBC电池背面掺杂区域的形状，对应于副栅的第一导电类型掺杂区201b和第二导电类型掺杂区202b相互平行间隔，假设在一衬底背面各有500条第一导电类型掺杂区201b和第二导电类型掺杂区202b，这里所说的“部分”并非指的是所有掺杂区中的一些掺杂区，例如500条第一导电类型掺杂区中的300条掺杂区，而是指每条第一导电类型掺杂区中的某一部分，例如每条第一导电类型掺杂区的中部。
[0021] 优选地，步骤S1中通过激光形成凹槽，或者通过在待形成的凹槽的位置处丝网印刷刻蚀硅的浆料来形成凹槽，形成凹槽后用碱溶液处理该衬底的背面以去除凹槽形成过程中在衬底背面产生的损伤。其中该碱溶液选自以下的一种或多种：TMAH(四甲基氢氧化铵)、NaOH和KOH。
[0022] 优选地，凹槽的宽度为1-500μm。
[0023] 优选地，第三阻挡部的宽度与相应的凹槽的宽度之差为0-200μm。
[0024] 优选地，步骤S4中通过离子注入或者热扩散形成该第一导电类型掺杂区，第一阻挡部在所述掺杂过程中作为阻挡层以使被第一阻挡部覆盖的本征多晶硅不被掺杂。
[0025] 优选地，步骤S4中采用硼离子注入形成该第一导电类型掺杂区，注入剂量为1E14-1E16/cm2，
[0026] 优选地，步骤S4中采用热扩散形成该第一导电类型掺杂区，掺杂剂量1E14-1E16/cm2。
[0027] 优选地，该第一阻挡部或该第二阻挡部或该第三阻挡部的形成方式选自：丝网印刷、喷涂或者光刻。
[0028] 优选地，每个第一阻挡部的宽度为1-500μm。
[0029] 优选地，相邻第一阻挡部之间的间隔为100-5000μm。
[0030] 优选地，每个第二阻挡部的宽度为100-5000μm。
[0031] 优选地，每个第三阻挡部的宽度为1-500μm。
[0032] 优选地，步骤S6中通过离子注入或者热扩散形成该第二导电类型掺杂区，第一阻挡部和第二阻挡部在掺杂过程中作为阻挡层以使被第一阻挡部覆盖的本征多晶硅和被第二阻挡部覆盖的第一导电类型掺杂区不被掺杂。
[0033] 优选地，步骤S6中通过磷离子注入形成该第二导电类型掺杂区，掺杂剂量为1E14-5E16/cm2。
[0034] 优选地，步骤S6中采用热扩散形成该第二导电类型掺杂区，掺杂剂量1E14-5E16/cm2。
[0035] 优选地，步骤S9中通过丝网印刷或者PVD(物理气相沉积)或者电镀形成该金属层。
[0036] 优选地，该金属层为Al、Ag、Ni、Au、Cu或Sn。
[0037] 优选地，该金属层厚度为0.01-100μm。
[0038] 优选地，步骤S10中的通过物理溶解或者湿化学刻蚀剥离该第三阻挡部以及覆盖于该第三阻挡部上的金属层。例如，第三阻挡部为丝网印刷的胶，用溶剂溶解该胶，在胶上PVD沉积的金属同时也被剥离。
[0039] 优选地，步骤S6之后、步骤S8之前包括以下步骤：在该衬底的正面进行单面制绒、形成FSF(前表面场)、形成正面钝化层和沉积正面减反射膜。
[0040] 优选地，第一导电类型掺杂元素的掺杂深度小于该本征多晶硅或者本征非晶硅的厚度，优选地，该第一导电类型掺杂元素的掺杂深度为1-500nm。
[0041] 优选地，第二导电类型掺杂元素的掺杂深度小于该本征多晶硅或者本征非晶硅的厚度。
[0042] 优选地，该第二导电类型掺杂元素的掺杂深度为1-500nm。
[0043] 优选地，所述氧化层厚度1-10nm。
[0044] 优选地，所述本征多晶硅或者本征非晶硅厚度1-500nm。
[0045] 优选地，步骤S7之后、步骤S8之前还包括：在步骤S7所得结构的背面上形成一钝化层；
[0046] S8：在该钝化层的背面上与每条凹槽相对应的位置处形成第三阻挡部并暴露出至少部分的第一导电类型掺杂区所对应的钝化层和至少部分的第二导电类型掺杂区所对应的钝化层，第三阻挡部覆盖部分的或全部的凹槽；
[0047] S9：对于每个第一导电类型掺杂区和每个第二导电类型掺杂区，在钝化层中形成接触孔以暴露部分的第一导电类型掺杂区和部分的第二导电类型掺杂区，在该钝化层的背面形成金属层，该金属层覆盖暴露的部分的第一导电类型掺杂区和暴露的部分的第二导电类型掺杂区以及该第三阻挡部；
[0048] S10：剥离该第三阻挡部以及覆盖于该第三阻挡部上的金属层。
[0049] 在符合本领域常识的基础上，上述各优选条件，可任意组合，即得本发明各较佳实例。
[0050] 本发明所用试剂和原料均市售可得。
[0051] 本发明的积极进步效果在于：本发明将多晶硅加隧穿氧化层钝化技术应用到IBC电池的制作中，通过凹槽的形成以及多种阻挡部的设置，使得P型掺杂区和N型掺杂区得以被凹槽隔离开；另外通过对多晶硅的掺杂同时完成了掺杂和钝化，简化并降低了工艺难度，提高了IBC电池的钝化效果。并且，本发明的制作工艺难度较低，可以避免成本较高且步骤繁复的光刻就能实现P型掺杂区和N型掺杂区的隔离。
附图说明
[0052] 图1-图9为本发明实施例1的工艺流程图。
[0053] 图10-图19为本发明实施例3的工艺流程图。
[0054] 图20为IBC电池的掺杂区域的示意图。
[0055] 图21-图26为本发明实施例4的工艺流程图。
具体实施方式
[0056] 下面以硅衬底为例通过实施例的方式进一步说明本发明，但并不因此将本发明限制在所述的实施例范围之中。下列实施例中未注明具体条件的实验方法，按照常规方法和条件，或按照商品说明书选择。
[0057] 实施例1
[0058] 参考图1-图10，本实施例所述的IBC电池的制作方法，包括以下步骤：
[0059] 如图1所示，在一硅衬底100的背面形成多条凹槽101，在本实施例中通过丝网印刷硅刻蚀浆料形成凹槽，形成凹槽后用碱溶液处理该衬底的背面以去除凹槽形成过程中在衬底背面产生的损伤，该碱溶液为NaOH。其中，每条凹槽的宽度为50μm。
[0060] 参考图2，在该背面上形成氧化层(图中未示出氧化层)，在该氧化层上形成本征非晶硅200。所述氧化层厚度5nm，所述本征非晶硅厚度100nm。
[0061] 参考图3，通过丝网印刷的方式在对应于凹槽的本征非晶硅上形成第一阻挡部301，该第一阻挡部的宽度大于相应的凹槽的宽度，本实施例中第一阻挡部301的宽度为100μm。丝网印刷第一阻挡部的宽度和凹槽宽度的差值(在本实施例中为50um)大于丝网印刷工艺对准的精度(例如25um)，保证第一阻挡部完全覆盖住凹槽区域。
[0062] 参考图4，对未被该第一阻挡部覆盖的本征多晶硅实现第一导电类型掺杂元素(本实施例中为硼)的掺杂以在未被该第一阻挡部覆盖的本征非晶硅中形成第一导电类型掺杂区201。所述掺杂可以用离子注入的方式完成，其中硼的注入剂量为5E15/cm2，掺杂深度小3
于非晶硅的厚度。掺杂也可以用扩散的方式完成，其中硼的表面浓度小于1E20/cm ，扩散深度小于非晶硅的厚度。扩散可以用气态源例如BBr3或者BCl3，也可以用固态源例如硼硅玻璃。第一阻挡部301起到阻挡层的作用，被第一阻挡部301所阻挡的部分的本征非晶硅未被掺杂，依然用附图标记200表示。参考图5，通过丝网印刷在图4所形成的结构的背面上形成第二阻挡部302，第二阻挡部302的宽度为2000μm。第二阻挡部覆盖部分的第一导电类型掺杂区201，部分不被第二阻挡部302覆盖的第一导电类型掺杂区暴露在外(例如图5位于中间的第一导电类型掺杂区201)，所述被覆盖的区域和暴露的区域之间被所述凹槽隔离开。因为第一阻挡部301的宽度远大于丝网印刷的精度，所以第二阻挡部302和第一阻挡部301之间的对准变得十分简单。实际操作中，第二阻挡部302会有一部分覆盖于第一阻挡部301上，覆盖的宽度由丝网印刷的精度决定。
[0063] 参考图6，对未被该第二阻挡部覆盖的第一导电类型掺杂区进行第二导电类型掺杂元素(本实施例中为磷)的掺杂以使得未被该第二阻挡部覆盖的第一导电类型掺杂区反型形成第二导电类型掺杂区，以202表示。所述掺杂可以用离子注入的方式完成，其中磷的掺杂剂量为2E16/cm2，掺杂深度小于非晶硅的厚度。所述掺杂也可以通过扩散的方式完成，3
磷的表面浓度小于1E21/cm ，扩散深度小于非晶硅厚度。扩散可以用气态源例如POCl3，也可以用固态源例如磷硅玻璃。第一导电类型掺杂区201和第二导电类型掺杂区202之间被凹槽和未经掺杂的本征非晶硅200隔离开。
[0064] 参考图7-图8，用物理溶解或者化学刻蚀的方法去除该第一阻挡部301与该第二阻挡部302，热处理该衬底。所述非晶硅在热处理的过程中转化为多晶硅，同时掺杂在其中的掺杂元素在热处理过程中被激活，形成p型多晶硅和n型多晶硅。接着在经过掺杂的和未经掺杂的多晶硅的背面上与每条凹槽相对应的位置处形成第三阻挡部303并暴露出至少部分的第一导电类型掺杂区201和至少部分的第二导电类型掺杂区202，第三阻挡部覆盖全部的凹槽，在本实施例中该第三阻挡部的宽度为110μm。在本实施例中，第三阻挡部通过丝网印刷的方法来形成。因为第三阻挡部的宽度与凹槽的宽度的差值大于丝网印刷的精度，再利用凹槽作为对准的标记，第三阻挡部可以准确的覆盖凹槽区域，隔离开不同掺杂区域的多晶硅层。
[0065] 参考图8，通过丝网印刷或者PVD在图7所形成的结构的背面形成金属层400，该金属层覆盖暴露的部分的第一导电类型掺杂区和暴露的部分的第二导电类型掺杂区以及该第三阻挡部。该金属层采用铝，厚度为10μm。
[0066] 参考图9，通过物理溶解或者化学刻蚀剥离该第三阻挡部以及覆盖于该第三阻挡部上的金属层。将对应于第一导电类型掺杂区201的金属层重新标记为401，将对应于第二导电类型掺杂区202的金属层重新标记为402。
[0067] 在本实施例中，在硅片背面形成凹槽不仅仅起到隔离不同掺杂区域的作用，在接下来的丝网印刷阻挡层步骤中也可以作为标记起到对准的作用。形成凹槽和形成阻挡层的步骤都通过丝网印刷来实现，保证了对准的精度。通过控制凹槽的宽度和阻挡层的宽度，使得在一定印刷精度内，不同掺杂区域被完全隔离开，实现了背面图形化。传统的光刻工艺在实现背面图形化时对对准精度要求较高，设备昂贵，工艺复杂。本实施例所述工艺采用了廉价的丝网印刷工艺实现图形化，简化了工艺流程、降低了成本。
[0068] 在本实施例的工艺中，掺杂和钝化一起完成，经过掺杂的多晶硅具有较佳的钝化效果，有助于IBC电池效率的提高。
[0069] 实施例2
[0070] 实施例2的基本原理与实施例1相同，更进一步地，IBC电池的正面工艺可以这样集成于实施例1的工艺中：
[0071] 在形成第一导电类型掺杂区和第二导电类型掺杂区之后、形成第三阻挡部之前执行以下步骤：在该衬底的正面进行单面制绒、形成FSF(前表面场)、形成正面钝化层和沉积正面减反射膜。
[0072] 其余未提及之处参照实施例1。
[0073] 实施例3
[0074] 实施例3的基本原理与实施例1相同，不同之处在于凹槽的宽度较宽，由此第三阻挡部的宽度可以小于凹槽的宽度，具体参考图10-图19：
[0075] 参考图10，在一衬底100的背面形成多条凹槽101，凹槽的宽度为400μm。
[0076] 参考图11，在该背面上形成氧化层(图中未示出氧化层)，在该氧化层上形成本征非晶硅200。所述氧化层厚度8nm，所述本征非晶硅厚度300nm。
[0077] 参考图12，通过丝网印刷的方式在对应于凹槽的本征非晶硅上形成第一阻挡部301，该第一阻挡部的宽度大于相应的凹槽的宽度，本实施例中第一阻挡部301的宽度为440μm。
[0078] 参考图13，对未被该第一阻挡部覆盖的本征多晶硅实现第一导电类型掺杂元素(本实施例中为硼)的掺杂以在未被该第一阻挡部覆盖的本征非晶硅中形成第一导电类型掺杂区201，其中硼的注入剂量为2E15/cm2，掺杂深度小于多晶硅的厚度，而被第一阻挡部301所阻挡的部分的本征非晶硅未被掺杂，依然用附图标记200表示。
[0079] 参考图14，通过丝网印刷在图13所形成的结构的背面上形成第二阻挡部302，第二阻挡部覆盖部分的第一导电类型掺杂区201，部分不被第二阻挡部302覆盖的第一导电类型掺杂区暴露在外(例如图14位于中间的第一导电类型掺杂区201)，所述被覆盖的区域和暴露的区域之间被所述凹槽隔离开。
[0080] 参考图15，对未被该第二阻挡部覆盖的第一导电类型掺杂区进行第二导电类型掺杂元素(本实施例中为磷)的掺杂以使得未被该第二阻挡部覆盖的第一导电类型掺杂区反型形成第二导电类型掺杂区，以202表示，其中磷的掺杂剂量为1E16/cm2，掺杂深度小于多晶硅的厚度，第一导电类型掺杂区201和第二导电类型掺杂区202之间被凹槽和未经掺杂的本征非晶硅200隔离开。
[0081] 参考图16-图17，去除该第一阻挡部301与该第二阻挡部302，热处理该衬底。所述非晶硅在热处理的过程中转化为多晶硅，同时掺杂在其中的掺杂元素在热处理过程中被激活，形成p型多晶硅和n型多晶硅区域。接着在经过掺杂的和未经掺杂的多晶硅的背面上与每条凹槽相对应的位置处形成第三阻挡部303并暴露出至少部分的第一导电类型掺杂区201和至少部分的第二导电类型掺杂区202，第三阻挡部覆盖部分的凹槽，在本实施例中该第三阻挡部的宽度为300μm。第三阻挡部的宽度与凹槽宽度的差值大于丝网印刷的精度，保证第三阻挡部覆盖部分凹槽底部。
[0082] 参考图18，通过丝网印刷或者PVD在图17所形成的结构的背面形成金属层400，该金属层覆盖暴露的部分的第一导电类型掺杂区、暴露的部分的第二导电类型掺杂区、未经掺杂的本征多晶硅以及该第三阻挡部。该金属层采用铝，厚度为10μm。
[0083] 参考图19，通过物理溶解剥离该第三阻挡部以及覆盖于该第三阻挡部上的金属层。
[0084] 实施例4
[0085] 实施例4的基本原理与实施例1相同，参考实施例1，去除第一和第二阻挡部之前的步骤和实施例1相同，得到如图21所示的结构。
[0086] 参考图22，去除第一和第二阻挡部后，为了减少多晶硅和金属接触面的复合，在背面形成一钝化层500，本实施例中采用氮化硅作为钝化层。
[0087] 然后参考图23，在凹槽处形成第三阻挡部303，该第三阻挡部的宽度大于凹槽的宽度。
[0088] 参考图24，在第一掺杂区域上和第二掺杂区域上用激光开孔，作为接触孔501和502，打开钝化层，暴露部分第一掺杂区域和部分第二掺杂区域。
[0089] 参考图25，在背面形成金属层400，除了图24所示结构的背面，接触孔中也填充有金属。
[0090] 参考图26，去除第三阻挡部和其上的金属层，对应于第一导电类型掺杂区201的金属层重新标记为401，对应于第二导电类型掺杂区202的金属层重新标记为402。
[0091] 虽然以上描述了本发明的具体实施方式，但是本领域的技术人员应当理解，这些仅是举例说明，本发明的保护范围是由所附权利要求书限定的。本领域的技术人员在不背离本发明的原理和实质的前提下，可以对这些实施方式做出多种变更或修改，但这些变更和修改均落入本发明的保护范围。
