基于增强型ADC的DSP+FPGA双基前视SAR成像方法及成像装置

摘要

本发明公开了一种基于增强型ADC的DSP+FPGA双基前视SAR成像方法。包括如下步骤；步骤1.利用增强型ADC对回波中频模拟信号进行采样和数字下变频后得到复基带数据，传送到FPGA；步骤2.将复基带数据进行距离向压缩、距离走动与FDC校正、弯曲校正和残余徙动校正，得到距离向处理数据，传送到DSP；步骤3.依次进行高阶多项式拟合、方位向非线性变标、方位向高次相位滤波、方位向去斜和几何校正处理；形成地距图。本发明还公开了一种基于增强型ADC的DSP+FPGA的双基前视SAR成像装置，包括增强型模数转换器、FPGA和DSP，还包括网口芯片。本发明充分发挥模数转换器的数字下变频功能、FPGA的高效并行特点及DSP对大数据量的强大浮点运算能力，实现双基前视SAR高分辨率成像。

权利要求

1.一种基于增强型ADC的DSP+FPGA双基前视SAR成像方法，其特征在于：包括如下步骤；

步骤1.对合成孔径雷达接收到的回波中频模拟信号进行采样和数字下变频后得到复基带数据，将复基带数据通过串行发送形式传送到FPGA；

步骤2.将复基带数据频谱与本地参考信号频谱共轭复乘得到第一中间结果，第一中间结果与距离走动和FDC校正函数做共轭相乘，得到第二中间结果；第二中间结果在方位向做傅里叶变换后与距离弯曲校正函数做共轭复乘，得到第三中间结果；第三中间结果与残余徙动校正函数做共轭相乘，对共轭相乘得到的数据做逆傅里叶变换，得到距离向处理数据；

步骤3.将距离向处理数据依次进行高阶多项式拟合、方位向非线性变标、方位向高次相位滤波、方位向去斜和几何校正处理；形成与真实场景相结合的地距图。

2.如权利要求1所述的双基前视SAR成像方法，其特征在于：所述步骤1中，在增强型ADC中实现数字下变频。

3.如权利要求1所述的双基前视SAR成像方法，其特征在于：所述步骤2中得到距离向处理数据后，将数据发送到DSP进行步骤3，具体发送过程为：将距离向处理数据打包成流写入包，设置包头信息，所述包头信息包括包类型、发送地址、门铃信息；打包后发送给DSP，发送完一帧数据后，随即发送门铃数据包通知DSP进行后续处理。

4.如权利要求1所述的双基前视SAR成像方法，其特征在于：所述步骤3

中DSP与FPGA之间通过SRIO模式进行数据通信。

5.如权利要求1所述的双基前视SAR成像方法，其特征在于：所述FPGA通过JESD204B协议进行数据接收。

6.如权利要求1所述的双基前视SAR成像方法，其特征在于：所述步骤3中对距离向处理数据进行数据处理采用多核协同合作处理；

具体为：将所有需要进行计算处理的数据传递到枢纽核；枢纽核将数据分发至多个处理核，处理完成后，各个处理核把各自得出的结果汇总到枢纽核；枢纽核汇总计算结果。

7.如权利要求1所述的双基前视SAR成像方法，其特征在于：所述步骤3中对距离向处理数据进行数据处理采用基于EDMA3的乒乓数据传输的数据处理方式；具体为：在DSP 中内置的LL2静态随机存取存储器和DDR3寄存器中分别开辟两块区域，利用乒乓方式进行交替搬移和计算的流水线工作，其中LL2静态随机存取存储器作为数据处理器，DDR3 寄存器作为数据缓存装置。

说明书

基于增强型ADC的DSP+FPGA双基前视SAR成像方法及成像装置

技术领域

[0001] 本发明属于通信术领域，涉及双基前视SAR成像技术，具体涉及一种基于增强型ADC的DSP+FPGA的双基前视SAR成像方法及成像装置。

背景技术

[0002] SAR（合成孔径雷达）工作原理是利用雷达与目标的相对运动把尺寸较小的真实天线孔径用数据处理的方法合成较大的等效天线孔径的雷达。合成孔径雷达的特点是分辨率高，能全天候工作，能有效地识别伪装和穿透掩盖物。双基合成孔径雷达采用了分离发射器和接收器，飞行在不同平台上实现雷达成像，利用飞行平台的特殊飞行轨迹，获得前视SAR图像。

[0003] 上世纪70年代末，美国率先开展进行了双基SAR系统的研究工作，通过理论研究和一系列机载和星载双基SAR实验，初步解决了诸多双基SAR系统难题，并验证了双基SAR技术的可行性。进入新世纪以来，随着机载和星载技术的不断进步，全球范围内掀起了双基SAR研究热潮，尤其是欧洲地区，近10年来，德国应用科学研究所和德国宇航局陆续开展了一系列机载、星载和星地等几何配置下的双基SAR实验，得到了非常好的实验结果。英国各大科研机构，如UCL、UOB等大学，开展了机载、基于非雷达外辐射源等几何配置下的双基SAR实验；西班牙加泰罗尼亚理工大学实现了基于干涉应用的静止接收双基SAR实验。此外，意大利、法国等国家的科研机构也积极开展了双基SAR系统的科研工作。与此同时，在上述双基SAR实验的推动下，双基SAR成像算法也不断深入、不断完善，如基于Smile算子，LBF算子、级数反转算子等思想的成像算法。

[0004] 国内的电子科技大学、国防科技大学、北京理工大学、中国科学院电子所等科研院所在双基前视SAR成像算法方面也开展了相关探索研究。电子科技大学经过十多年的技术攻关，系统地解决了双基前视SAR的系统体制、理论方法和关键技术等问题，于2009年首次全面系统地对双基前视SAR成像理论和存在的问题进行了讨论，并对双机前视SAR分辨理论和最优工作模式进行了研究；针对移变/移不变等成像模式，提出了四阶RNLCS、Keystone-NLCS、2D-ωk等系列频域成像算法，有效解决了双基前视SAR大徙动、强耦合、二维空变等问题。在试验验证方面，电子科技大学于2007年验证了双基侧视SAR成像机理，得到了国内第一幅机载双基SAR图像，分辨率达到1.5米（方位）×3米（距离）。在双基侧视SAR理论和试验研究的基础上，电子科技大学于2012年成功实现了国际首次机载双基正前视SAR成像试验，全面系统地验证了双基前视SAR成像机理，从而使我国在该领域的研究走在了国际前列。

[0005] 目前，双基前视SAR成像方法已经较为成熟，必须推进双基前视SAR成像方法的工程化研究，使得双基前视SAR成像方法能够真正的用于国防科技，最终利惠利民。在使用双基前视SAR成像方法对感兴趣的目标区域进行成像时，除要求飞行平台的飞行轨迹满足成像要求外，还要求雷达在前视时有很好的横向距离分辨力，该要求使得雷达方位向必须积累足够大的数据量。所以，双基前视SAR高分辨率成像方法工程化的主要困难在于对大数据量的实时化处理。

发明内容

[0006] 为克服双基前视SAR工程化的困难，本发明公开了一种基于增强型ADC的DSP+FPGA的双基前视SAR成像方法及成像装置。

[0007] 本发明解决其技术问题所采用的技术方案是一种基于增强型ADC的DSP+FPGA的双基前视SAR成像方法，包括如下步骤；

[0008] 步骤1.对合成孔径雷达接收到的回波中频模拟信号进行采样和数字下变频后得到复基带数据，将复基带数据通过串行发送形式传送到FPGA；

[0009] 步骤2.将复基带数据频谱与本地参考信号频谱共轭复乘得到第一中间结果，第一中间结果与距离走动和FDC校正函数做共轭相乘，得到第二中间结果；第二中间结果在方位向做傅里叶变换后与距离弯曲校正函数做共轭复乘，得到第三中间结果；第三中间结果与残余徙动校正函数做共轭相乘，对共轭相乘得到的数据做逆傅里叶变换，得到距离向处理数据；

[0010] 步骤3.将距离向处理数据依次进行高阶多项式拟合、方位向非线性变标、方位向高次相位滤波、方位向去斜和几何校正处理；形成与真实场景相结合的地距图。

[0011] 优选的：所述步骤1中，在增强型ADC中实现数字下变频。

[0012] 优选的：所述步骤2中得到距离向处理数据后，将数据发送到DSP进行[0013] 步骤3，具体发送过程为：将距离向处理数据打包成流写入包，设置包头信息，所述包头信息包括包类型、发送地址、门铃信息；打包后发送给DSP，发送完一帧数据后，随即发送门铃数据包通知DSP进行后续处理。

[0014] 优选的：所述步骤3中DSP与FPGA之间通过SRIO模式进行数据通信。

[0015] 如权利要求1所述的双基前视SAR成像方法，其特征在于：所述FPGA通[0016] 过JESD204B协议进行数据接收

[0017] 优选的：所述步骤3中对距离向处理数据进行数据处理采用多核协同合作处理，具体为：将所有需要进行计算处理的数据传递到枢纽核；枢纽核将数据分发至多个处理核，处理完成后，各个处理核把各自得出的结果汇总到枢纽核；枢纽核汇总计算结果。

[0018] 优选的：所述步骤3中对距离向处理数据进行数据处理采用基于EDMA3的乒乓数据传输的数据处理方式；具体为：在DSP 中内置的LL2静态随机存取存储器和DDR3寄存器中分别开辟两块区域，利用乒乓方式进行交替搬移和计算的流水线工作，其中LL2静态随机存取存储器作为数据处理器，DDR3 寄存器作为数据缓存装置。

[0019] 本发明还公开了一种基于增强型ADC的DSP+FPGA双基前视SAR成像装置，包括网口芯片，还包括模数转换器、FPGA和DSP；所述模数转换器与FPGA之间数据连结并均支持JESD204B通信协议；所述模数转换器内部集成有数字下变频器，所述FPGA和DSP之间采用多通道SRIO互联，所述DSP为多核数字信号处理器，还包括两个分别与 FPGA和DSP数据连接的随机存取内存，所述网口芯片和DSP之间数据连接。

[0020] 优选的：所述DSP为TMS320C6678，所述FPGA为Xilinx公司Virtex-7系列中的XC7VX690T，所述模数转换器为TI公司的ADS54J66。

[0021] 优选的：所述网口芯片为MAXIM公司的88E1111以太网物理层芯片

[0022] 本发明具有如下有益效果：

[0023] 本发明利用具备数字下变频功能的增强型ADC+FPGA+DSP的系统集成架构，充分发挥模数转换器的采样和数字下变频功能、现场可编程逻辑门阵列（FPGA）的高效并行处理和数据接口丰富的特点以及数字信号处理器（DSP）对大数据量的强大浮点运算能力，达到双基前视SAR实时高分辨率成像的目的。

附图说明

[0024] 图1是本发明所述双基前视SAR成像装置的一种具体实施方式示意图。

[0025] 图2是本发明所述双基前视SAR成像方法的一种具体实施方式结构示意图。

[0026] 图3是本发明所述ADC与FPGA通过JESD204B串行接口进行数据通信的数据传输示意图。

[0027] 图4是本发明所述FPGA和DSP之间采用SRIO互联的数据传输示意图。

[0028] 图5是本发明所述多核协同合作处理模式的流程示意图。

[0029] 图6是基于EDMA3的乒乓数据传输的数据处理数据流向示意图。

[0030] 图7是基于EDMA3的乒乓数据传输的数据处理流水线示意图的流程示意图；图6和图7中的PING ,PONG分别表示乒乓数据传输中的乒和乓操作。

具体实施方式

[0031] 以下结合附图及附图标记对本发明的实施方式做更详细的说明。

[0032] 本发明所述基于增强型ADC的DSP+FPGA的双基前视SAR成像方法，基于以下的成像装置，所述成像装置包括模数转换器、FPGA和DSP；所述模数转换器与FPGA之间数据连结并均支持JESD204B通信协议；所述模数转换器内部集成有数字下变频器，所述FPGA和DSP之间采用多通道SRIO互联，所述DSP为多核数字信号处理器，还包括两个分别与 FPGA和DSP数据连接的随机存取内存，如图1给出成像装置的一个具体实施方式，除模数转换器ADC，DSP和FPGA外，还包括电源模块和时钟模块等使成像装置工作的必要外围模块。

[0033] 模数转换器(ADC)芯片采集到中频信号后立即进行数字下变频，将其转化为复基带信号再通过高速串行接口传输到FPGA中，FPGA核心芯片对该信号进行距离向处理后通过SRIO接口将数据传输到DSP外挂的DDR3中，然后DSP进行方位向处理得到成像区域的图像，最后通过网口将目标信息上传到上位机。

[0034] 其中ADC芯片型号优选采用TI公司的ADS54J66芯片。ADS54J6是一款四通道、14位、500 MSPS(每秒采样百万次Million Samples per Second)模数转换器(ADC)，支持JESD204B串行接口，数据传输速率高达10Gbps。ADS54J66以超低功耗在宽输入频率范围内提供出色的无杂散动态范围。内置数字信号处理模块包含复混频器，后接低通滤波器，支持高达200MHz的接收器带宽。ADC芯片提供了对中频模拟输入信号的高保真采集和数字下变频功能。

[0035] FPGA芯片为Xilinx公司Virtex-7系列中的XC7VX690T，其配置通过PC28F00AP30TF芯片来完成。该芯片性能高，功耗低，具有基于真正六输入查找表技术的高性能 FPGA 逻辑，I/O 接口带宽2.4Tb/s，逻辑单元多达 200 万个，数字信号处理性能达到 4.7 TMACS，可以完成复杂的信号处理功能。接口丰富，内置数千兆位级高速串行收发器，速度最高可达 13.1Gb/s，并且可以支持速率高达 2,133Mb/s 的 DDR3 接口，为FPGA进行高速信号处理提供保障。具体在本发明中，FPGA芯片在接受到ADC芯片传回的复基带信号后，可以进行距离向压缩、距离走动与FDC校正、弯曲校正和残余徙动校正，传输到DSP外挂的DDR3寄存器中，传输完一帧数据后，DSP芯片对发送过来的帧数据进行高阶多项式拟合、方位向非线性变标、方位向高次相位滤波、方位向去斜和几何校正处理。

[0036] 本发明中所用到的多核DSP芯片型号是TMS320C6678。它是采用KeyStone架构的8核DSP处理器，每核的频率最高为1.25 GHz，提供强大的定点和浮点运算能力，同时芯片内部集成了多核导航器、SRIO、功能千兆以太网和EDMA3等模块。TMS320C6678有8个C66x核，典型速度是1GHz，每个核配置为32KB Level 1 Data SRAM，它和DSP 核运行在相同的速度上，可以被用作普通的数据存储器或数据cache；32KB Level 1 Program SRAM, 它和DSP 核运行在相同的速度上，可以被用作普通的程序存储器或程序cache；512KB LL2 SRAM, 它的运行速度是DSP 核的一半，可以被用作普通存储器或cache，既可以存放数据也可以存放程序；所有DSP核共享4MB SL2 SRAM, 它的运行速度是DSP 核的一半，既可以存放数据也可以存放程序。在利用SRIO接收到FPGA传输的一帧数据后，DSP进行多核任务分配和处理，并行地对数据进行方位向高次相位滤波、去斜和几何校正，最后得到成像区域的双基SAR前视图像，再通过网口上传到上位机。网口芯片可以采用MAXIM公司的88E1111以太网物理层芯片，在DSP芯片的EMAC模块的控制下，与上位机以千兆以太网形式传输双基SAR前视图像。

[0037] 本发明所述双基前视SAR成像方法包括如下步骤；

[0038] 步骤1.对合成孔径雷达接收到的回波中频模拟信号进行采样和数字下变频后得到复基带数据，将复基带数据通过串行发送形式传送到FPGA；

[0039] 本发明中，在ADC芯片中完成对合成孔径雷达接收到的中频模拟信号的采样、数字下变频和高速串行发送；ADC优先选择ADS54J66，其内部除了具有传统的模数转换器之外，还内置有数字下变频模块和JESD204B高速串行发送模块，ADS54J66数字下变频模块由混频器、低通滤波器、抽取滤波器组成，可以使用FPGA通过与ADS54J66互联的SPI接口配置其内部的相关寄存器，使ADC核心芯片将带通采样获得的中频采样数据下变频得到复基带数据。JESD204B高速串行发送模块负责将复基带数据串行发送到FPGA中，该模块的配置可以由FPGA通过与其互联的SPI(Serial Peripheral Interface--串行外设接口)接口完成。

[0040] FPGA芯片与ADC芯片之间可以通过JESD204B协议接口互联，如图3所示，JESD204B协议具有四个关键层，传输层完成样本和未加扰的帧数据之间的映射和解映射，可选的加扰层可用来加扰和解扰8位字节数据，以扩散频谱尖峰来减低EMI，数据链路层处理链路的同步、建立和保持，并对加扰后的数据进行8b/10b编码或译码，物理层负责以bit速率高速发送和接收编码后的字符。JESD204BB单通道速率为10Gbps，该协议使用8b/10b编码，即数据传输有效带宽高达8Gbps，可以支持ADC高速高精度采样数据的传输。利用JESD204B 的IP核完成加扰层、数据链路层和物理层的功能，并通过本地传输层模块将JESD204B IP核的输出数据帧解映射至复基带数据样本，实现高速保真的数据传输。

[0041] 步骤2. 将复基带数据频谱与本地参考信号频谱共轭复乘得到第一中间结果，第一中间结果与距离走动和FDC校正函数做共轭相乘，得到第二中间结果，第二中间结果在方位向做傅里叶变换后与距离弯曲校正函数做共轭复乘，得到第三中间结果，第三中间结果与残余徙动校正函数做共轭相乘，对共轭相乘得到的数据做逆傅里叶变换，得到距离向处理数据。

[0042] 与普通雷达成像不同，本发明所述双基前视雷达成像方法在距离向上的数据处理由距离向脉冲压缩、距离走动和FDC校正、距离弯曲校正和残余徙动校正四个模块完成。其中距离向脉冲压缩在距离向频域方位向时域完成，即将ADC传回的复基带数据频谱与本地参考信号的频谱共轭复乘后，再做逆傅里叶变换变换得到结果，具体来说，包括坐标旋转数字计算方法(CORDIC)运算、傅里叶变换(FFT)、复乘、逆傅里叶变换(IFFT)。

[0043] 由于双基前视雷达成像构型的原因，在做逆傅里叶变换之前需要进行距离向校正。其中距离走动和FDC校正在距离向频域方位向时域完成，即将距离向脉冲压缩中共轭复乘后的中间结果与距离走动和FDC校正函数做共轭相乘，消除距离走动和多普勒频率中心偏移对成像结果的影响，避免图像模糊，包括CORDIC运算和复乘；距离弯曲校正在距离向频域方位向频域完成，即将距离走动和FDC校正后的中间结果在方位向做傅里叶变换后与距离弯曲校正函数做共轭复乘，消除距离向弯曲对成像结果的影响，避免图像散焦，包括CORDIC运算、复乘、FFT；残余徙动校正在距离向频域方位向频域完成，即将距离弯曲校正后的中间结果与残余徙动校正函数做共轭相乘，最后对共轭相乘的中间结果做逆傅里叶变换完成双基前视雷达成像装置在距离向上的处理，包括CORDIC运算、复乘；具体流程如图2所示。

[0044] 距离向处理数据在FPGA芯片中处理完成后，通过FPGA和DSP芯片之间四通道SRIO互联， SRIO是串行协议Serial Rapid I/O的简写，SRIO单通道速率为5Gbps，并采用8b/10b编码，有效数据带宽高达16Gbps。

[0045] 所述步骤2中得到距离向处理数据后，将数据发送到DSP进行步骤3的具[0046] 体发送过程可以为：将距离向处理数据打包成流写入包，设置包头信息，所述包头信息包括包类型、发送地址、门铃信息；打包后发送给DSP，发送完一帧数据后，随即发送门铃数据包通知DSP进行后续处理。

[0047] 以上发送过程利用xilinx公司提供的串行RapidIO IP核，并可事先设计软件形式的数据包解析模块和数据包打包模块，通信使用HELLO foramt（逻辑层包头编码优化格式，Header Encoded Logical Layer Optimizated format）的流写入(swrite，stream write,流写入)包和门铃数据(doorbell)包，如图4所示，数据解码模块用于接收从DSP发送过来的数据，数据打包模块用于将距离向脉冲压缩后的数据打包成流写入包发送给DSP，发送完一帧数据后，发送一个门铃数据包通知DSP进行后续的处理。

[0048] 当FPGA发送数据给DSP时，首先把数据写入发送缓存，写完后由发送控制器模块启动信号；在发送数据时，设置好包头信息，包括包类型，发送地址，门铃数据信息等；这些包经过IP核的处理后，通过FPGA内置的硬核高速串行收发器传输给DSP。DSP给FPGA发送数据时也需要设置同样的这些信息，FPGA收到数据后将其缓存到外挂的随机存取内存DDR3中，在需要时在取出进行处理。

[0049] DSP芯片端的SRIO模块由载入、载出模块和物理层模块组成，载入、载出模块在CPU和EDMA机制（增强型直接内存存取，Enhanced Direct Memory Access）的控制下向外观的DDR3内存发送VBUSM（虚拟多指令执行总线，Virtual Bus Multi-issue ）请求，接收VBUSM响应；在载入、载出模块内，MMR（存储器映射寄存器, Memory Mapped Register）命令寄存器控制发送缓存和接收缓存，并与物理层的FIFO（先入先出,First Input First Output）存储器相连；在DSP芯片中，使用CSL（Chip Support Library,芯片支持库）片上支持库函数实现SRIO的配置，包括使能、初始化、打开和建立通信函数；SRIO的实现分为4步：地址映射，配置身份信息（ID）、SRIO端口、中断向量；配置寄存器，包括传输模式和速率的配置；等待链接，在链接之后，DSP芯片能够接受和发送SRIO数据包，DSP和FPGA核心芯片之间需要知道对方的目的身份信息和真实地址才能正确传输数据；在数据传输时选择输入输出端口直联（DirectIO）方式，值需要发送和接收数据双方的地址映射关系即可实现传输。其中SRIO（Serial Rapid I/O）是指面向嵌入式系统开发提出的高可靠、高性能、基于包交换的新一代高速互联技术，已于2004年被国际标准化组织(ISO)和国际电工协会(IEC)批准为ISO/IECDIS 18372标准。

[0050] DSP接收到距离向数据后，进入步骤3，将距离向处理数据依次进行高阶多项式拟合、方位向非线性变标（Non-Linear Chirp Scaling，NLCS非线性变标）、方位向高次相位滤波、方位向去斜（Dechirp，去斜是一种匹配脉冲压缩技术, 将回波与一个参考线性调频信号进行混频,然后再进行Fourier变换,获得回波的压缩处理）和几何校正处理；形成与真实场景相结合的地距图。

[0051] 高阶多项式拟合模块求出雷达回波成像过程中所需的成像空间定义参数k1、k2、k3、k4和三次扰动系数β。其中，k1 k4是双基前视SAR模型中双程距离和在场景中心点，以泰~勒级数展开后的1次项到4此项的系数。在4次多项式级数的前提下，进行多项式的拟合。若方位向相位不随距离产生空变效应，那么数据可以按照统一的变标函数进行处理。但是，由于方位向相位还与距离向相关。因此，每个距离单元所对应的变标函数不一致。方位向非线性变标利用k1 k4的多项式拟合系数，产生与真实场景空变效应相关的变标函数，去除方位~
向随距离向空变效应。方位向高次相位滤波去除三次扰动系数β所带来的耦合干扰，方位向去斜模块处理回波信号形成合成孔径雷达回波图像。经过方位向去斜模块的处理后，原回波信号相位中的二次项得以去掉，使得输出信号的能量只集中在某一单一的频率上。几何校正处理模块将合成孔径雷达回波图像通过布点插值取样，形成与真实场景相结合的地距图。

[0052] 本发明充分发挥模数转换器的数字下变频功能、现场可编程逻辑门阵列（FPGA）的高效并行和数据接口丰富的特点以及数字信号处理器（DSP）对大数据量的强大浮点运算能力，实现双基前视SAR高分辨率成像的目的；利用ADC+FPGA+DSP的系统集成架构，快速有效地进行大规模实时运算。把大批量简单的运算（例如：FFT）放置在FPGA里完成。让DSP完成复杂的串行运算（例如：矩阵转置、数值拟合）。这样，既保证了实时处理的运算性能，又保证了开发的可持续性。

[0053] 在步骤3中的DSP算法处理阶段，有两种数据处理的方式：多核协同合作处理和基于EDMA3的乒乓数据传输的数据处理方式。

[0054] 其中多核协同合作处理模式基于使用多核架构的TMS320C6678芯片作为DSP。首先，利用核0作为数据集中的枢纽。所需要进行计算处理的数据都会首先传到核0；随后，核0作为数据分发者，把收到的数据等分成8份，将7份数据分别通过总线分发到核1 核7。然后，~8个核分别对各自核收到的数据进行相同的计算操作处理。8个核计算完成后，核1 核7把各~
自得出的结果再通过总线汇总到核0。最后，核0汇总该数据块计算结果。本发明的这种方案思路是使TMS320C6678芯片的8个核运行相同的程序段，对不同的数据进行处理。以达到节省时间并提高芯片CPU利用率的目的。这种多核协同合作处理流程图如图6所示。

[0055] 另一种方式为基于EDMA3数据传输引擎的乒乓数据传输的数据处理方式。EDMA3是DSP中的一个高效数据传输引擎，其结构适合数据的高速传输，EDMA3数据传输引擎在传输的同步方式、地址跳变、触发方式上都变得更为灵活。EDMA3数据传输引擎可以在没有CPU 参与的情况下，由EDMA3 控制器完成DSP 存储空间的数据转移。由于DSP内置的LL2（Local Level 2:局部二级存储）静态随机存取存储器的运算速度快于DDR3的运算速度。而由于所需计算的数据量过大，只能集中存放在DDR3中。该方式的思路是利用EDMA3数据传输引擎将所需计算的数据的一小块，从DDR3中搬移到LL2。随后，在LL2静态随机存取存储器中进行所需的计算。最后，利用EDMA3将计算得出的结果搬移回DDR3中。进一步，利用乒乓方式，在LL2静态随机存取存储器和DDR3中分别开辟两块区域。进行交替搬移和计算步骤，形成流水线工作。本发明的这种数据处理方式可以提高数据处理速度。基于EDMA3数据传输引擎的乒乓数据传输的数据处理数据流向示意图如图7所示。

[0056] 乒乓操作充分利用FPGA和距离向信号处理的特点，可以选择并行计算的方式实现相关的处理过程。在DSP中的运算过程中，利用多核协同合作处理和基于EDMA3的乒乓数据传输的数据处理方式。以提高运算速度的目的，达到实时性要求。

[0057] 最后，DSP通过网口将最终成像数据上传给上位机。

[0058] 以上内容是结合具体的优选实施方式对本发明作的进一步详细说明，不能认定本发明的具体实施方式只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明的技术方案下得出的其他实施方式，均应包含在本发明的保护范围内。