一种半导体存储器件的校准方法

摘要

本发明实施例公开了一种半导体存储器件的校准方法，包括如下步骤：提供第一控制码；电阻单元根据第一控制码控制电阻值；获取阻抗端点的第一电压；将第一电压分别与第一参考电压和第二参考电压进行比较，进行一级判断步骤，包括判断第一电压是否在目标一级电压区间的范围内，一级电压区间是第一参考电压和第二参考电压将接地到电源电压之间划分为三份形成的，目标一级电压区间是电阻单元的阻值为目标值时阻抗端点的电压所在的一级电压区间；当第一电压不在目标一级电压区间的范围内，则提供第二控制码以获取阻抗端点的第二电压，使第二电压在目标一级电压区间范围内，第二控制码不同于第一控制码。本发明实施例的校准方法校准比较快。

权利要求

1.一种半导体存储器件的校准方法，其特征在于，包括如下步骤：

提供半导体存储器件，所述半导体存储器件包括电阻单元和参考电阻，两者在阻抗端点串联组成串联支路，所述串联支路的一端接地，另一端连接电源；

向所述电阻单元提供第一控制码；

所述电阻单元根据所述第一控制码控制所述电阻单元的电阻值；

获取所述阻抗端点的第一电压；

将所述第一电压分别与第一参考电压和第二参考电压进行比较，得到比较结果，其中，所述第一参考电压低于所述第二参考电压；

根据所述比较结果，进行一级判断步骤，包括判断所述第一电压是否在目标一级电压区间的范围内，其中，一级电压区间是接地到电源电压之间被所述第一参考电压和所述第二参考电压划分为三份形成的电压区间，所述目标一级电压区间是以所述电阻单元的阻值为目标值时所述阻抗端点的电压所在的一级电压区间；以及当所述第一电压不在所述目标一级电压区间的范围内，则执行一级一类提供控制码的步骤，包括提供第二控制码以获取所述阻抗端点的第二电压，使所述第二电压在所述目标一级电压区间范围内，其中，所述第二控制码不同于所述第一控制码。

2.根据权利要求1所述的校准方法，其特征在于，当所述第一电压在所述目标一级电压区间的范围内，则执行一级二类提供控制码的步骤，包括向所述电阻单元提供等于所述第一控制码的第二控制码以获取所述阻抗端点的第二电压。

3.根据权利要求2所述的校准方法，其特征在于，还包括以下步骤：

进行二级判断步骤，包括判断所述第二电压是否在目标二级电压区间的范围内，所述目标二级电压区间是以电阻单元的阻值为目标值时阻抗端点的电压所在的二级电压区间；

当第二电压不在所述目标二级电压区间内，则执行二级一类提供控制码的步骤，包括向所述电阻单元提供第三控制码以获取第三电压，使所述第三电压在所述目标二级电压区间范围内，其中，所述第三控制码不同于所述第一控制码和所述第二控制码；当第二电压在目标二级电压区间内，则执行二级二类提供控制码的步骤，包括向所述电阻单元提供等于所述第二控制码的第三控制码以获取所述阻抗端点的第三电压；

进行三级判断步骤，包括判断所述第三电压是否在目标三级电压区间的范围内，所述目标三级电压区间是以电阻单元的阻值为目标值时阻抗端点的电压所在的三级电压区间，依次下去，直至目标m级电压区间是电阻单元的阻值为目标值时阻抗端点的电压所在的m级电压区间；

如此循环，直至向所述电阻单元提供第m+1控制码，其中，m＝[log32n]，n是所述电阻单元中并联支路的总数且n是正整数。

4.根据权利要求3所述的校准方法，其特征在于，所述二级电压区间是通过将每个所述一级电压区间划分为三份形成的，所述三级电压区间是通过将每个所述二级电压区间划分为三份形成的；

所述目标二级电压区间是以所述电阻单元的阻值为目标值时所述阻抗端点的电压所在的二级电压区间，所述目标三级电压区间是以所述电阻单元的阻值为目标值时所述阻抗端点的电压所在的三级电压区间。

5.根据权利要求4所述的校准方法，其特征在于，所述一级电压区间是通过所述第一参考电压和所述第二参考电压将电压期望的最小值到电压期望的最大值之间按照三等分原则划分成的三个所述一级电压区间；

其中，当所述参考电阻的一端接地时，所述电压期望的最小值是所述电阻单元的阻值为期望的最大值的情况下所述阻抗端点的电压，所述电压期望的最大值是所述电阻单元的阻值为期望的最小值的情况下所述阻抗端点的电压；

当所述参考电阻的一端连接电源时，所述电压期望的最小值是所述电阻单元的阻值为期望的最小值的情况下所述阻抗端点的电压，所述电压期望的最大值是所述电阻单元的阻值为期望的最大值的情况下所述阻抗端点的电压。

6.根据权利要求5所述的校准方法，其特征在于，所述二级电压区间是按照三等分原则划分成的三个二级电压区间，所述三级电压区间是按照三等分原则划分成的三个三级电压区间，依次下去，直至所述m级电压区间。

7.根据权利要求1至6任一所述的校准方法，其特征在于，所述电阻单元的每一个控制码对应一个电阻单元的阻值，且所述电阻单元的阻值各个不同。

8.根据权利要求7所述的校准方法，其特征在于，所述电阻单元包括主路MOS晶体管和并联的n个支路MOS晶体管，n是正整数；

其中，所述控制码通过控制导通的所述支路MOS晶体管控制所述电阻单元的电阻值，所述控制码的总数量是2n个。

说明书

一种半导体存储器件的校准方法

技术领域

[0001] 本发明涉及半导体存储技术领域，尤其涉及一种半导体存储器件的校准电路。

背景技术

[0002] 在高速数据传输过程中如DRAM和CPU之间的数据传输，为了保持信号的完整性，阻抗匹配变得越来越重要，因此需要高精度的输出端口；其中，DRAM是Dynamic Random 
Access Memory的简称，中文名称为动态随机存取存储器，CPU是Central Processing Unit
的简称，中文名称为中央处理器。

[0003] 然而，输出端口的输出阻抗会随着制造工艺，应用环境如电压，温度等因素变化而变化。因此，DRAM需要采用具有高精度且阻抗可调节功能的输出端口，通常这个调整阻抗的
过程叫做ZQ校准(ZQ calibration)，对应的电路是ZQ校准电路。

[0004] 目前的ZQ校准大多采用逐渐逼近的方式进行校准，所需的校准时间过长。

[0005] 因此，如何缩短阻抗校准的校准时间，是本领域技术人员急需要解决的技术问题。

[0006] 在背景技术中公开的上述信息仅用于加强对本发明的背景的理解，因此其可能包含没有形成为本领域普通技术人员所知晓的现有技术的信息。

发明内容

[0007] 有鉴于此，本发明实施例希望提供一种半导体存储器件的校准方法，以至少解决现有技术中存在的技术问题。

[0008] 本发明实施例提供了一种半导体存储器件的校准方法，包括如下步骤：

[0009] 提供半导体存储器件，所述半导体存储器件包括电阻单元和参考电阻，两者在阻抗端点串联组成串联支路，所述串联支路的一端接地，另一端连接电源；

[0010] 向所述电阻单元提供第一控制码；

[0011] 所述电阻单元根据所述第一控制码控制所述电阻单元的电阻值；

[0012] 获取所述阻抗端点的第一电压；

[0013] 将所述第一电压分别与第一参考电压和第二参考电压进行比较，得到比较结果，其中，所述第一参考电压低于所述第二参考电压；

[0014] 根据所述比较结果，进行一级判断步骤，包括判断所述第一电压是否在目标一级电压区间的范围内，其中，所述一级电压区间是接地到电源电压之间被所述第一参考电压
和所述第二参考电压划分为三份形成的电压区间，所述目标一级电压区间是以所述电阻单
元的阻值为目标值时所述阻抗端点的电压所在的一级电压区间；以及

[0015] 当所述第一电压不在所述目标一级电压区间的范围内，则执行一级一类提供控制码的步骤，包括提供第二控制码以获取所述阻抗端点的第二电压，使所述第二电压在所述
目标一级电压区间范围内，其中，所述第二控制码不同于所述第一控制码。

[0016] 作为一种可选的方式，当所述第一电压在所述目标一级电压区间的范围内，则执行一级二类提供控制码的步骤，包括向所述电阻单元提供等于所述第一控制码的第二控制
码以获取所述阻抗端点的第二电压。

[0017] 作为一种可选的方式，还包括以下步骤：

[0018] 进行二级判断步骤，包括判断所述第二电压是否在目标二级电压区间的范围内；

[0019] 当第二电压不在所述目标二级电压区间内，则执行二级一类提供控制码的步骤，包括向所述电阻单元提供第三控制码以获取所述第三电压，使所述第三电压在所述目标二
级电压区间范围内，其中，所述第三控制码不同于所述第一控制码和所述第二控制码；

[0020] 当第二电压在目标二级电压区间内，则执行二级二类提供控制码的步骤，包括向所述电阻单元提供等于所述第二控制码的第三控制码以获取所述阻抗端点的第三电压；

[0021] 进行三级判断步骤，包括判断所述第三电压是否在目标三级电压区间的范围内；

[0022] 如此循环，直至向所述电阻单元提供第m+1控制码，其中，m＝[log32n]，n是所述电阻单元中并联支路的总数且n是正整数。

[0023] 本发明实施例的半导体存储器件的校准方法，通过提供第二控制码，即可实现第二电压(第二控制码对应的电压)位于目标一级电压区间内，有利于加快校准，减少校准时
间。与背景技术中的逐渐逼近的方式相比，减少了校准时间。

[0024] 上述概述仅仅是为了说明书的目的，并不意图以任何方式进行限制。除上述描述的示意性的方面、实施方式和特征之外，通过参考附图和以下的详细描述，本发明进一步的
方面、实施方式和特征将会是容易明白的。

附图说明

[0025] 在附图中，除非另外规定，否则贯穿多个附图相同的附图标记表示相同或相似的部件或元素。这些附图不一定是按照比例绘制的。应该理解，这些附图仅描绘了根据本发明
公开的一些实施方式，而不应将其视为是对本发明范围的限制。

[0026] 图1为使用本发明实施例的半导体存储器件的检测方法的半导体存储器件的示意图；

[0027] 图2为本发明实施例的半导体存储器件的检测方法中控制码根据控制码对应的电压从低到高进行三等分的示意图；

[0028] 图3为本发明实施例的半导体存储器件的检测方法中将V期望MIN到V期望MAX之间从低到高进行三等分的示意图；

[0029] 图4为本发明实施例的半导体存储器件的检测方法的流程图；

[0030] 图5为使用本发明实施例的半导体存储器件的检测方法的半导体存储器件的电阻单元示意图。

[0031] 附图标记说明：

[0032] 100电阻单元，

[0033] 110主路MOS晶体管，

[0034] 120支路MOS晶体管，

[0035] 200参考电阻，

[0036] 300阻抗端点，

[0037] 400参考电压提供单元，

[0038] 410参考电压提供单元的第一输出端，

[0039] 420参考电压提供单元的第二输出端，

[0040] 430参考电压存储单元，

[0041] 510第一比较器，

[0042] 511-1第一比较器的同相输入端，

[0043] 511-2第一比较器的反相输入端，

[0044] 512第一比较器的输出端，

[0045] 520第二比较器，

[0046] 521-1第二比较器的同相输入端，

[0047] 521-2第二比较器的反相输入端，

[0048] 522第二比较器的输出端，

[0049] 600控制码产生单元，

[0050] 611控制码产生单元的第一输入端，

[0051] 612控制码产生单元的第二输入端，

[0052] 620控制码存储单元。

具体实施方式

[0053] 在下文中，仅简单地描述了某些示例性实施例。正如本领域技术人员可认识到的那样，在不脱离本发明的精神或范围的情况下，可通过各种不同方式修改所描述的实施例。
因此，附图和描述被认为本质上是示例性的而非限制性的。

[0054] 在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”、“轴向”、“径向”、“周向”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必
须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。

[0055] 此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者
隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，
除非另有明确具体的限定。

[0056] 在本发明中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连
接，也可以是电连接，还可以是通信；可以是直接相连，也可以通过中间媒介间接相连，可以
是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可
以根据具体情况理解上述术语在本发明中的具体含义。

[0057] 在本发明中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它
们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“方”和“上面”包括第一特征
在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第
二特征“之下”、“下方”和“下面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第
一特征水平高度小于第二特征。

[0058] 下文的公开提供了许多不同的实施方式或例用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例的部件和设置进行描述。当然，它们仅仅为示例，并且目
的不在于限制本发明。此外，本发明可以在不同例中重复参考数字和/或参考字母，这种重
复是为了简化和清楚的目的，其本身不指示所讨论各种实施方式和/或设置之间的关系。此
外，本发明提供了的各种特定的工艺和材料的例，但是本领域普通技术人员可以意识到其
他工艺的应用和/或其他材料的使用。

[0059] 实施例一

[0060] 本发明实施例提供了一种半导体存储器件的校准方法，包括如下步骤：

[0061] 提供半导体存储器件，如图1所示，半导体存储器件包括电阻单元100和参考电阻200，两者在阻抗端点300串联组成串联支路，串联支路的一端接地，另一端连接电源，通过
控制码控制电阻单元100的阻值；

[0062] 向电阻单元提供第一控制码；

[0063] 电阻单元根据第一控制码控制电阻单元的电阻值；

[0064] 获取阻抗端点的第一电压；

[0065] 将第一电压分别与第一参考电压和第二参考电压进行比较，得到比较结果，其中，第一参考电压低于第二参考电压；

[0066] 根据比较结果，如图2所示，进行一级判断步骤(步骤S100)，包括判断第一电压是否在目标一级电压区间的范围内，其中，一级电压区间是接地到电源电压之间被第一参考
电压和第二参考电压划分为三份形成的电压区间，目标一级电压区间是以电阻单元的阻值
为目标值时阻抗端点的电压所在的一级电压区间；以及

[0067] 当第一电压不在目标一级电压区间的范围内，则执行一级一类提供控制码的步骤，包括提供第二控制码以获取阻抗端点的第二电压，使第二电压在目标一级电压区间范
围内，其中，第二控制码不同于第一控制码。

[0068] 本发明实施例的半导体存储器件的校准方法，第一电压不在目标一级电压区间的范围内时，只需要执行一次一级一类提供控制码的步骤，即可实现第二电压(即第二控制码
对应的电压)在目标一级电压区间范围内，有利于加快校准，减少校准时间。与背景技术中
的逐渐逼近的方式相比，减少了校准时间。

[0069] 在一级判断步骤中，还有另一种可能，如图2所示，当第一电压在目标一级电压区间的范围内，则执行一级二类提供控制码的步骤，包括向电阻单元提供等于第一控制码的
第二控制码以获取阻抗端点的第二电压。此时，第二电压等于第一电压且在目标一级电压
区间的范围内。

[0070] 为了提高校准精度，如图2所示，校准方法还包括以下步骤：

[0071] 进行二级判断步骤(步骤S200)，包括判断第二电压是否在目标二级电压区间的范围内；

[0072] 当第二电压不在目标二级电压区间内，则执行二级一类提供控制码的步骤，包括向电阻单元提供第三控制码以获取第三电压，使第三电压在目标二级电压区间范围内，其
中，第三控制码不同于第一控制码和第二控制码；

[0073] 当第二电压在目标二级电压区间内，则执行二级二类提供控制码的步骤，包括向电阻单元提供等于第二控制码的第三控制码以获取阻抗端点的第三电压。此时第三电压等
于第二电压且在目标二级电压区间的范围内。

[0074] 进行三级判断步骤(步骤S300)，包括判断第三电压是否在目标三级电压区间的范围内；

[0075] 如此循环，直至向电阻单元提供第m+1控制码，其中，m＝[log32n]，n是电阻单元中并联支路的总数且n是正整数。

[0076] 其中，一级电压区间是通过第一参考电压和第二参考电压将电压期望的最小值到电压期望的最大值之间按照三等分原则划分成的三个一级电压区间；电压期望的最小值用
V期望MIN表示，电压期望的最大值用V期望MAX表示。当参考电阻的一端接地时，电压期望的最小值
是电阻单元的阻值为期望的最大值的情况下阻抗端点的电压，电压期望的最大值是电阻单
元的阻值为期望的最小值的情况下阻抗端点的电压；当参考电阻的一端连接电源时，电压
期望的最小值是电阻单元的阻值为期望的最小值的情况下阻抗端点的电压，电压期望的最
大值是电阻单元的阻值为期望的最大值的情况下阻抗端点的电压。

[0077] 二级电压区间是每个一级电压区间按照三等分原则被划分成的三个二级电压区间，三级电压区间是每个二级电压区间按照三等分原则被划分成的三个三级电压区间，依
次下去，直至m级电压区间。

[0078] 目标二级电压区间是以电阻单元的阻值为目标值时阻抗端点的电压所在的二级电压区间，目标三级电压区间是以电阻单元的阻值为目标值时阻抗端点的电压所在的三级
电压区间，依次下去，直至目标m级电压区间是电阻单元的阻值为目标值时阻抗端点的电压
所在的m级电压区间。

[0079] 这样，半导体存储器件的校准方法的校准精度能够保证，同时与背景技术中的逐渐逼近的方式相比，大大减小校准时间。

[0080] 本发明实施例的半导体存储器件的校准方法是建立在电阻单元的每个控制码对应一个电阻单元的阻值且所有的阻值之间没有重复的基础上的，即电阻单元的每一个控制
码对应一个电阻单元的阻值，且电阻单元的阻值各个不同。作为一种可实施的方式，如图3
所示，电阻单元包括主路MOS晶体管110和并联的n个支路MOS晶体管120，n个支路MOS晶体管
各自的导通电阻的阻值用R导通0，R导通1，…，R导通(n-1)表示且符合以下关系R导通0：R导通1：…：R导通(n-1)＝20：21：…：2n；其中，控制码通过控制导通的支路MOS晶体管控制电阻单元的电阻值，控制
码的总数量是2n个，n是正整数。这样，电阻单元的每个控制码对应一个阻值且所有的阻值
之间没有重复。具体的如图3所示，电阻单元包括主路MOS晶体管110和并联的5个支路MOS晶
体管120，5个支路MOS晶体管的控制信号分别用zqpu<4>，zqpu<3>，zqpu<2>，zqpu<1>，zqpu<
0>表示，5个支路MOS晶体管的控制信号组成的控制码用zqpu<4:0>表示。

[0081] 另外，本发明实施例的半导体存储器件的校准方法是建立在电阻单元的阻值的实际调节范围位于期望的调节范围内(即R期望MIN单元的阻值期望调节范围的最小值和最大值。这样，就保证了控制码对应的实际电压位于
V期望MIN到V期望MAX之间。

[0082] 为了更详细的说明本发明实施例的半导体存储器件的校准方法，校准很快，校准时间短，下面结合一个具体的示例进行说明。

[0083] 图1是一个使用本发明实施例的校准方法的半导体存储器件，如图1所示，参考电阻连接电源，电阻单元接地。

[0084] 首先来看，如图3所示，n＝5时，控制码zqpu<4:0>的数量是25个，即32个。由于H是小于控制码的数量32且最接近控制码数量的3的奇数倍，则H为27，m为3，即m＝[log32n]＝3。
如图4所示，根据将控制码对应的理论电压从低到高按照三等分原则划分为三个一级控制
码区间，低压一级控制码区间，中压一级控制码区间，高压一级控制码区间，这样，每个一级
控制码区间中有9个控制码。其中，控制码对应的理论电压是电阻单元根据控制码控制电阻
单元的电阻值时，阻抗端点的理论电压。

[0085] 如图4所示，每个一级控制码区间中，又按照三等分原则划分为三个二级控制码区间，如低压一级控制码区间又被三等分为低压二级控制码区间，中压二级控制码区间，高压
二级控制码区间；每个二级控制码区间中有3个控制码。

[0086] 如图4所示，每个二级控制码区间中，又按照三等分原则划分为三个三级控制码区间，如低压二级控制码区间又被三等分为低压三级控制码区间，中压三级控制码区间，高压
三级控制码区间；每个三级控制码区间中仅有一个控制码。

[0087] 如图5所示，将V期望MIN到V期望MAX之间从低到高按照三等分原则划分为三个一级电压区间，依次为低压一级电压区间，中压一级电压区间和高压一级电压区间。每个一级电压区
间按照三等分原则划分为三个二级电压区间，依次为低压二级电压区间，中压二级电压区
间和高压二级电压区间。每个二级电压区间按照三等分原则划分为三个三级电压区间，低
压三级电压区间，中压三级电压区间和高压三级电压区间。

[0088] 设定参考电阻的阻值R0＝240欧姆，电阻单元的阻值期望的调节范围是240±20％欧姆，即192欧姆到288欧姆。电源电压用VDD表示，则

[0089]

[0090] 如图5所示，V期望MIN之上的第一个三级电压区间的端点值是45.56％VDD。假设电阻单元的阻值的目标值是198欧姆，电阻
单元的阻值为目标值时阻抗端点的理论电压V目标＝45.21％VDD，由此可知，目标一级电压区
间是低压一级电压区间，目标二级电压区间是低压一级电压区间之下的低压二级电压区
间，目标三级电压区间是低压一级电压区间之下的低压二级电压区间之下的低压三级电压
区间。

[0091] 向电阻单元提供第一控制码，假设第一控制码是如图4所示的zqpu<4:0>＝01101；

[0092] 电阻单元根据第一控制码01101控制电阻单元的电阻值；

[0093] 获取阻抗端点的第一电压，其中，第一电压是第一控制码对应的电压；

[0094] 将第一电压与一级电压区间的端点值(第一参考电压VREF1和第二参考电压VREF2)进行比较，得到比较结果；

[0095] 根据比较结果，进行一级判断步骤，包括判断第一电压是否在目标一级电压区间的范围内；

[0096] 此时，第一电压在中压一级电压区间，不是低压一级电压区间(即目标一级电压区间)，则执行一级一类提供控制码的步骤，包括由于中压一级电压区间到低压一级电压区间
(即目标一级电压区间)的变化方向是减小电压的方向。因而控制码应该向能减小电压的方
向变化，即控制码01101所在的中压一级控制码区间以减小电压的方向变化到低压一级控
制码区间，且选择低压一级控制码区间中位置处于中间的控制码00100作为第二控制码，这
样，就能保证第二控制码00100对应的电压(即第二电压)所在的一级电压区间是目标一级
电压区间。

[0097] 进行二级判断步骤，包括判断第二控制码00100对应的电压(即第二电压)是否在目标二级电压区间的范围内；

[0098] 此时，第二控制码00100对应的电压(即第二电压)是在低压一级电压区间之下的中压二级电压区间，不是低压一级电压区间之下的低压二级电压区间(即目标二级电压区
间)；执行二级一类提供控制码的步骤，包括由于低压一级电压区间之下的中压二级电压区
间到低压一级电压区间之下的低压二级电压区间(即目标二级电压区间)的变化方向是减
小电压的方向，即需要减小控制码对应的电压，因而控制码应该向能减小电压的方向变化，
即第二控制码00100所在的低压一级控制码区间之下的中压二级控制码区间以减小电压的
方向变化到低压一级控制码区间之下的低压二级控制码区间，且选择低压二级控制码区间
中位置处于中间的00001作为第三控制码，这样，就能保证第三控制码00001对应的电压(即
第三电压)所在的低压一级电压区间之下的二级电压区间是目标二级电压区间。

[0099] 进行三级判断步骤，包括判断第三控制码00001对应的电压(即第三电压)是否在目标三级电压区间的范围内；

[0100] 此时，第三控制码00001对应的电压(即第三电压)在低压一级电压区间之下的低压二级电压区间之下的中压三级电压区间，不是低压一级电压区间之下的低压二级电压区
间之下的低压三级电压区间(即目标三级电压区间)；执行三级一类提供控制码的步骤，包
括低压一级电压区间之下的低压二级电压区间之下的中压三级电压区间到低压三级电压
区间(即目标三级电压区间)的变化方向是减小电压的方向，即需要减小控制码对应的电
压，因而控制码应该向能减小电压的方向变化，即第三控制码00001对应的电压所在的低压
一级控制码区间之下的低压二级控制码区间之下的中压三级控制码区间以减小电压的方
向变化到低压三级控制码区间，且选择低压三级控制码区间中唯一的00000作为第四控制
码，这样，就能保证第四控制码00000对应的实际电压所在的低压一级控制码区间之下的低
压二级控制码区间之下的三级电压区间是目标三级电压区间。

[0101] 此时，第四控制码对应的实际电压的实际大小在目标三级电压区间内，电阻单元的阻值实际值已经最大可能的接近了电阻单元的目标值。在为控制码赋予初始值(即第一
控制码)之后，最多仅需要经过三级判断步骤和三次对控制码重新赋值步骤(第二控制码，
第三控制码和第四控制码)，即可实现校准目标。

[0102] 从这个具体的示例可以看出，本发明实施例的半导体存储器件的校准方法，校准较快，校准时间较短。

[0103] 作为一个示例，如图1所示，半导体存储器件还包括第一比较器510，第二比较器520和参考电压提供单元400；

[0104] 第一比较器的同相输入端511-1和第二比较器的同相输入端521-1与阻抗端点连接用于获取控制码对应的电压(第一电压，第二电压等等)，第一比较器的反相输入端511-2
和参考电压提供单元的第一输出端410连接，第二比较器的反相输入端521-2和参考电压提
供单元的第二输出端420连接，用于接收目标k级电压区间的端点值(第一参考电压，第二参
考电压等等)；

[0105] 根据第一比较器的输出端512和第二比较器的输出端522的输出结果进行判断步骤。

[0106] 通过使用两个比较器，第一比较器和第二比较器，可以在一个时钟周期内判断控制码对应的电压是否是目标k级电压区间。

[0107] 如图1所示，半导体存储器件还包括控制码产生单元620；第一比较器的输出端512和第二比较器的输出端522连接到控制码产生单元的输入端，控制码产生单元620的输出端
连接电阻单元；

[0108] 控制码产生单元根据第一比较器和第二比较器的输出结果，执行第一类提供控制码的步骤和执行第二类提供控制码的步骤。

[0109] 在执行一类提供控制码的步骤中按照预设规则提供控制码，预设规则是根据控制码对应的电压所在的k级电压区间到目标k级电压区间的方向为变化方向，控制码所在的k
级控制码区间以同一变化方向变化到新的k级控制码区间，且选择新的k级控制码区间中位
置位于中间的控制码作为新的控制码；其中，k是1，2，…，m+1中的任一个。

[0110] 在执行二类提供控制码的步骤中按照预设规则提供控制码，预设规则是新的控制码与前一控制码相同。

[0111] 这样，通过控制码产生单元实现了执行一类提供控制码和执行二类提供控制码的步骤。

[0112] 为了能提供控制码，需要预先将所有的控制码进行存储。作为一种可选的方式，如图1所示，半导体存储器件还包括控制码存储单元620，控制码存储单元620与控制码产生单
元连接，控制码存储单元用于存储控制码并向控制码产生单元提供控制码。

[0113] 为了判断控制码对应的电压是否是目标k级电压区间，需要用到目标k级电压区间端点值，而任一个k级电压区间的都有可能作为目标k级电压区间，因此，需要预先存储一级
电压区间，…，m级电压区间的端点值。作为一种可选的方式，如图1所示，半导体存储器件还
包括参考电压存储单元430，参考电压存储单元430与参考电压提供单元400连接，参考电压
提供单元用于存储一级电压区间，…，m级电压区间的端点值并有选择的向参考电压提供单
元提供，其中，k的取值可为一，二，…，m中的任一值。

[0114] 图1示出的是在参考电阻一端连接电源，电阻单元一端接地的方式。本发明实施例的半导体存储器件具有阻抗校准电路，阻抗校准电路包括第一下拉电阻电路，第二下拉电
阻电路和上拉电阻电路；电阻单元是第一下拉电阻。

[0115] 本发明实施例的半导体存储器件的校准方法还可以适用于参考电阻一端接地，电阻单元一端连接电源的方式。本发明实施例的半导体存储器件具有阻抗校准电路，阻抗校
准电路包括第一上拉电阻电路，第二上拉电阻电路和下拉电阻电路；电阻单元是第一下拉
电阻。

[0116] 需要说明的是，本发明实施例对电压区间和控制码区间的划分都是按照三等分原则进行划分的，不限于三等分原则，也可以是三分原则，四分原则等等。

[0117] 以上，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到其各种变化或替换，这些
都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以权利要求的保护范围为
准。