开关元件的制造方法

摘要

本发明提供一种开关元件的制造方法，制造漏电流难以流动且具有侧面p型区域的开关元件。开关元件的制造方法具有：准备半导体基板的工序，半导体基板具有n型的漏极区域、p型的体区域及沟槽，体区域配置在漏极区域上并且向半导体基板的表面露出，沟槽从表面贯通体区域而到达了漏极区域；及形成侧面p型区域的工序，通过对半导体基板进行加热而使体区域的一部分向沟槽内流入，来形成在比体区域靠下侧处沿着沟槽的侧面延伸的侧面p型区域。制造的开关元件具有栅极绝缘层、栅电极、底面p型区域及n型的源极区域。底面p型区域在沟槽的底面与栅极绝缘层相接，并且与侧面p型区域连接。

权利要求

1.一种开关元件的制造方法，其中，具有：

准备半导体基板的工序，该半导体基板具有n型的漏极区域、p型的体区域及沟槽，所述体区域配置在所述漏极区域上并且向所述半导体基板的表面露出，所述沟槽从所述表面贯通所述体区域而到达了所述漏极区域；及形成侧面p型区域的工序，通过对所述半导体基板进行加热而使所述体区域的一部分向所述沟槽内流入，来形成在比所述体区域靠下侧处沿着所述沟槽的侧面延伸的侧面p型区域，制造的所述开关元件具有：

栅极绝缘层，覆盖所述沟槽的内表面；

底面p型区域，设置在所述半导体基板内，在所述沟槽的底面与所述栅极绝缘层相接，且与所述侧面p型区域连接；

n型的源极区域，设置在所述半导体基板内，在所述沟槽的所述侧面与所述栅极绝缘层相接，且通过所述体区域而从所述漏极区域分离；及栅电极，配置在所述沟槽内，通过所述栅极绝缘层而从所述半导体基板绝缘，且隔着所述栅极绝缘层与所述源极区域、所述体区域及所述漏极区域对向。

2.根据权利要求1所述的开关元件的制造方法，

还具有在形成所述侧面p型区域之前利用保护膜将所述表面的一部分覆盖的工序，在形成所述侧面p型区域的工序中，在所述保护膜存在的状态下对所述半导体基板进行加热。

3.根据权利要求2所述的开关元件的制造方法，

还具有在与所述沟槽相邻的位置以向所述表面露出的方式形成所述源极区域的工序，在形成所述保护膜的所述工序中，利用所述保护膜将所述源极区域的表面覆盖。

4.根据权利要求1～3中任一项所述的开关元件的制造方法，还具有在形成所述侧面p型区域之前形成所述底面p型区域的工序。

说明书

开关元件的制造方法

技术领域

[0001] 本说明书公开的技术涉及开关元件的制造方法。

背景技术

[0002] 专利文献1公开了一种沟槽型的开关元件，该开关元件具有在沟槽的底面与栅极绝缘层相接的底面p型区域、沿着沟槽的侧面延伸并且将体区域与底面p型区域连接的侧面p型区域。在开关元件断开的状态下，耗尽层从底面p型区域向其周围的n型区域扩展。由此，在栅电极的下端附近能够抑制向栅极绝缘层施加的电场。因此，该开关元件具有高耐压。而且，在开关元件接通时，空穴经由侧面p型区域从体区域向底面p型区域流动，由此底面p型区域的电位维持成与体区域大致相同的电位。因此，底面p型区域与其周围的n型区域之间的电位差减小，扩展到n型区域的耗尽层在短时间内朝向底面p型区域收缩。因此，该开关元件刚接通后的接通电阻低。

[0003] 在先技术文献

[0004] 专利文献

[0005] 专利文献1：日本特开2007-242852号公报

发明内容

[0006] 发明要解决的课题

[0007] 在专利文献1的技术中，侧面p型区域通过对沟槽的侧面注入p型杂质而形成。然而，在对沟槽的侧面注入p型杂质时，会在包含侧面p型区域的沟槽的侧面附近的半导体区域形成晶体缺陷。对于形成的晶体缺陷，通过对半导体基板进行热处理能够以一定的比例使其消灭。即便如此，与p型杂质的注入前相比，存在于沟槽的侧面附近的半导体区域的晶体缺陷密度也会升高。当沟槽的侧面附近的半导体区域的晶体缺陷密度上升时，会经由该晶体缺陷密度高的区域而产生漏电流。因此，在本说明书中，提供一种制造漏电流难以流动且具有侧面p型区域的开关元件的技术。

[0008] 用于解决课题的方案

[0009] 本说明书公开的开关元件的制造方法具有半导体基板准备工序和侧面p型区域形成工序。在所述半导体基板准备工序中，准备具有n型的漏极区域、p型的体区域及沟槽的半导体基板。所述体区域配置在所述漏极区域上并且向所述半导体基板的表面露出，所述沟槽从所述表面贯通所述体区域而到达了所述漏极区域。在所述侧面p型区域形成工序中，通过对所述半导体基板进行加热而使所述体区域的一部分向所述沟槽内流入，来形成在比所述体区域靠下侧处沿着所述沟槽的侧面延伸的侧面p型区域。制造的所述开关元件具有栅极绝缘层、底面p型区域、源极区域及栅电极。所述栅极绝缘层覆盖所述沟槽的内表面。所述底面p型区域设置在所述半导体基板内，在所述沟槽的底面与所述栅极绝缘层相接，且与所述侧面p型区域连接。所述源极区域是设置在所述半导体基板内，在所述沟槽的所述侧面与所述栅极绝缘层相接，且通过所述体区域而从所述漏极区域分离的n型的区域。所述栅电极配置在所述沟槽内，通过所述栅极绝缘层而从所述半导体基板绝缘，且隔着所述栅极绝缘层与所述源极区域、所述体区域及所述漏极区域对向。

[0010] 需要说明的是，栅极绝缘层、底面p型区域、源极区域及栅电极可以在任意的定时形成。

[0011] 在该制造方法中，通过对半导体基板进行加热而使体区域的一部分向沟槽内流入，来形成侧面p型区域。通过半导体材料熔融之后凝固而得到的半导体区域的晶体缺陷密度极低。因此，在该制造方法中，包含侧面p型区域的沟槽的侧面附近的半导体区域中的晶体缺陷密度极低。因此，能够抑制经由沟槽的侧面附近的半导体区域的漏电流。即，根据该制造方法，能够制造出漏电流难以流动且具有侧面p型区域的开关元件。

附图说明

[0012] 图1是开关元件10的俯视图。

[0013] 图2是图1的II-II线的剖视图。

[0014] 图3是图1的III-III线的剖视图。

[0015] 图4是开关元件10的制造工序的说明图。

[0016] 图5是开关元件10的制造工序的说明图。

[0017] 图6是开关元件10的制造工序的说明图。

[0018] 图7是开关元件10的制造工序的说明图。

[0019] 图8是开关元件10的制造工序的说明图。

[0020] 图9是开关元件10的制造工序的说明图。

[0021] 图10是开关元件10的制造工序的说明图。

[0022] 图11是开关元件10的制造工序的说明图。

[0023] 图12是开关元件10的制造工序的说明图。

[0024] 图13是开关元件10的制造工序的说明图。

具体实施方式

[0025] 图1～3所示的实施方式的开关元件10是MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor：金属氧化物半导体场效晶体管)。开关元件10具备半导体基板12、电极、绝缘层等。需要说明的是，在图1中，为了便于图的观察而省略了半导体基板12的上表面12a上的电极、绝缘层的图示。以下，将与半导体基板12的上表面12a平行的一个方向称为x方向，将与上表面12a平行且与x方向正交的方向称为y方向，将半导体基板12的厚度方向称为z方向。半导体基板12是以SiC(碳化硅)为主材料的SiC基板。

[0026] 在半导体基板12的上表面12a设有多个沟槽22。如图1所示，各沟槽22在上表面12a上沿y方向呈直线状地较长延伸。多个沟槽22在x方向上空出间隔地排列。而且，如图1所示，在向半导体基板12的上表面12a露出的范围设有n型的多个源极区域30和p型的体区域32。源极区域30和体区域32在上表面12a上以与沟槽22交叉的方式沿x方向较长地延伸。源极区域30和体区域32在上表面12a上以在y方向上交替地反复出现的方式设置。图2示出源极区域30设于上表面12a的范围的截面，图3示出体区域32设于上表面12a的范围的截面。

[0027] 在图2所示的截面和图3所示的截面中，沟槽22的形状不同。在图3所示的截面中，沟槽22的侧面与底面由比图2所示的截面平滑的曲面连接。而且，在图3所示的截面中，沟槽22的侧面与半导体基板12的上表面12a由比图2所示的截面平滑的曲面连接。

[0028] 如图2、3所示，各沟槽22的内表面由栅极绝缘层24覆盖。栅极绝缘层24具有底部绝缘层24a和侧面绝缘层24b。底部绝缘层24a设置在沟槽22的底部。底部绝缘层24a覆盖沟槽22的底面和该底面附近的沟槽22的侧面。侧面绝缘层24b覆盖比底部绝缘层24a靠上侧的沟槽22的侧面。底部绝缘层24a的厚度比侧面绝缘层24b的厚度厚。在各沟槽22内配置有栅电极26。各栅电极26通过栅极绝缘层24而从半导体基板12绝缘。各栅电极26的上表面由层间绝缘膜28覆盖。

[0029] 如图2、3所示，在半导体基板12的上表面12a配置有上部电极70。上部电极70在未设置层间绝缘膜28的部分与半导体基板12的上表面12a相接。上部电极70通过层间绝缘膜28而从栅电极26绝缘。在半导体基板12的下表面12b配置有下部电极72。下部电极72与半导体基板12的下表面12b相接。

[0030] 如图1～3所示，在半导体基板12的内部设置有上述的多个源极区域30、上述的体区域32、漏极区域34、多个底面p型区域36及多个侧面p型区域38。

[0031] 如图1、2所示，各源极区域30配置在面对半导体基板12的上表面12a的范围，与上部电极70进行欧姆接触。而且，各源极区域30在沟槽22的侧面处与侧面绝缘层24b相接。各源极区域30在沟槽22的上端部处与侧面绝缘层24b相接。

[0032] 如图1、3所示，体区域32在由两个源极区域30夹着的范围内面对半导体基板12的上表面12a。如图2所示，体区域32从面对上表面12a的位置延伸至各源极区域30的下侧。如图2、3所示，体区域32具有多个高浓度区域32a和低浓度区域32b。各高浓度区域32a具有比低浓度区域32b高的p型杂质浓度。各高浓度区域32a配置在由两个源区30夹着的范围。各高浓度区域32a与上部电极70进行欧姆接触。低浓度区域32b配置在各源极区域30和各高浓度区域32a的下侧。低浓度区域32b在各源极区域30及各高浓度区域32a的下侧与侧面绝缘层24b相接。体区域32的下端(即，低浓度区域32b的下端)配置于比栅电极26的下端(即，底部绝缘层24a的上表面)靠上侧处。

[0033] 漏极区域34是n型区域。如图2、3所示，漏极区域34配置于体区域32的下侧，通过体区域32而从各源极区域30分离。漏极区域34具有漂移区域34a和n型杂质浓度比漂移区域34a高的接触区域34b。

[0034] 漂移区域34a配置在体区域32的下侧。如图2所示，漂移区域34a在未设置侧面p型区域38的范围内与侧面绝缘层24b相接。漂移区域34a在体区域32的下侧与侧面绝缘层24b相接。如图3所示，漂移区域34a在设置有侧面p型区域38的范围内与侧面p型区域38相接。

[0035] 如图2、3所示，接触区域34b配置在漂移区域34a的下侧。接触区域34b配置在面对半导体基板12的下表面12b的范围。接触区域34b与下部电极72进行欧姆接触。

[0036] 如图2、3所示，各底面p型区域36配置在面对对应的沟槽22的底面的范围。各底面p型区域36在对应的沟槽22的底面处与底部绝缘层24a相接。各底面p型区域36沿着对应的沟槽22的底面在y方向上较长地延伸。各底面p型区域36在对应的沟槽22的底面整个区域与底部绝缘层24a相接。各底面p型区域36的周围由漂移区域34a包围。除了后述的设置有侧面p型区域38的部位之外，各底面p型区域36通过漂移区域34a而从体区域32分离。

[0037] 各侧面p型区域38是p型区域。如图3所示，各侧面p型区域38从体区域32沿着沟槽22的侧面向下侧延伸。侧面p型区域38的下端与底面p型区域36连接。即，通过侧面p型区域
38将体区域32与底面p型区域36连接。侧面p型区域38设置在图3所示的截面部分(即，在面对上表面12a的范围设置有体区域32的截面部分)。侧面p型区域38未设置在图2所示的截面部分(即，在面对上表面12a的范围设置有源极区域30的截面部分)。侧面p型区域38设置在一个沟槽22的侧面的多个部位。

[0038] 接下来，说明开关元件10的动作。在开关元件10的使用时，开关元件10、负载(例如，电动机)及电源串联连接。对开关元件10与负载的串联电路施加电源电压(在本实施方式中为约800V)。以使开关元件10的漏极侧(下部电极72)成为比源极侧(上部电极70)高的电位的方向施加电源电压。当向栅电极26施加栅极接通电位(比栅极阈值高的电位)时，在与侧面绝缘层24b相接的范围的体区域32(低浓度区域32b)形成沟道(反转层)，开关元件10接通。当向栅电极26施加栅极断开电位(栅极阈值以下的电位)时，沟道消失，开关元件10断开。以下，详细说明开关元件10的动作。

[0039] 在使开关元件10关断的情况下，将栅电极26的电位从栅极接通电位降低成栅极断开电位。于是，沟道消失，下部电极72的电位上升。在下部电极72的电位上升的过程中，接触区域34b及漂移区域34a的电位上升。当漂移区域34a的电位上升时，通过漂移区域34a与底面p型区域36之间的电容耦合，底面p型区域36的电位要上升。然而，在漂移区域34a的电位上升的过程中，空穴从底面p型区域36经由侧面p型区域38向体区域32流动。因此，底面p型区域36的电位维持成与体区域32的电位大致相同的电位。因此，当漂移区域34a的电位上升时，会向由体区域32、侧面p型区域38及底面p型区域36构成的p型区域与漂移区域34a的界面的pn结施加反向电压。因此，耗尽层从该p型区域向漂移区域34a扩展。通过耗尽层从底面p型区域36向漂移区域34a扩展，能够抑制向栅电极26的下端附近的栅极绝缘层24施加高电场。

[0040] 在使开关元件10导通的情况下，将栅电极26的电位从栅极断开电位提升为栅极接通电位。于是，在与栅极绝缘层24相接的范围的体区域32形成沟道。通过沟道将源极区域30与漂移区域34a连接。于是，漂移区域34a的电位下降。于是，从体区域32扩展到漂移区域34a的耗尽层收缩。因此，电子从上部电极70经由源极区域30、沟道、漂移区域34a及接触区域34b向下部电极72流动。而且，当漂移区域34a的电位下降时，通过漂移区域34a与底面p型区域36之间的电容耦合，底面p型区域36的电位要下降。然而，在漂移区域34a的电位下降的过程中，空穴从体区域32经由侧面p型区域38向底面p型区域36流动。因此，底面p型区域36的电位维持成与体区域32的电位大致相同的电位。因此，当漂移区域34a的电位下降时，底面p型区域36与漂移区域34a之间的电位差减小，从底面p型区域36扩展到漂移区域34a的耗尽层收缩。因此，漂移区域34a内的电子能够流动的区域变宽。因此，漂移区域34a的电阻下降，电子容易从上部电极70朝向下部电极72流动。因此，能够抑制在漂移区域34a产生的损失。

[0041] 如以上说明那样，在开关元件10中，由于底面p型区域36通过侧面p型区域38与体区域32连接，因此从底面p型区域36扩展到漂移区域34a的耗尽层在开关元件10导通之后在短时间内收缩。因此，开关元件10刚接通后的接通电阻低。

[0042] 接下来，说明开关元件10的制造方法。开关元件10由具有与漂移区域34a相同程度的n型杂质浓度的n型的半导体基板12(加工前的半导体基板12)来制造。图4～13示出开关元件10的制造过程中的截面。需要说明的是，在图4～13中，左侧的截面示出相当于图2的范围的截面，右侧的截面示出相当于图3的范围的截面。以下，将相当于图2的范围(在上表面12a附近应形成源极区域30的范围)称为第一范围101，将相当于图3的范围(在上表面12a附近应形成体区域32的范围)称为第二范围102。

[0043] 首先，如图4所示，通过将p型杂质从加工前的半导体基板12的上表面12a注入到规定的深度，来形成低浓度区域32b的一部分。在此，跨第一范围101和第二范围102的双方来形成低浓度区域32b。

[0044] 接下来，如图5所示，通过将p型杂质注入到向半导体基板12的上表面12a露出的深度，来进行p型化直到上表面12a。而且，在第二范围102中，通过局部地以高浓度注入p型杂质而形成体区域32的高浓度区域32a。

[0045] 接下来，如图6所示，通过将n型杂质注入到向第一范围101的上表面12a露出的深度，来形成源极区域30。

[0046] 接下来，如图7所示，通过选择性地对半导体基板12的上表面12a进行蚀刻而形成沟槽22。如图1所示，沟槽22跨第一范围101和第二范围102而形成。在第一范围101中，源极区域30向上表面12a露出。在第一范围101中，沟槽22以从上表面12a贯通源极区域30和体区域32的低浓度区域32b而到达了漂移区域34a的方式形成。在第二范围102中，体区域32向上表面12a露出。在第二范围102中，沟槽22以从上表面12a贯通体区域32的低浓度区域32b而到达了漂移区域34a的方式形成。

[0047] 接下来，如图8所示，通过向沟槽22的底面注入p型杂质而形成底面p型区域36。

[0048] 接下来，如图9所示，在第一范围101内的上表面12a上形成保护膜80。更详细而言，以覆盖上表面12a整体的方式形成保护膜80，然后通过蚀刻将第二范围102内的上表面12a上的保护膜80除去。由此，成为第一范围101内的上表面12a由保护膜80覆盖而第二范围102内的上表面12a从保护膜80露出的状态。需要说明的是，保护膜80由具有1400℃以上的熔点的高耐热材料构成。作为保护膜80的材料，可以使用含碳(熔点3642℃)的材料、氮化硼(熔点2700℃)、高熔点金属(例如，钼(熔点2610℃))等。

[0049] 接下来，以1400℃以上(更优选为1700℃以上)的温度对半导体基板12进行热处理。在未由保护膜80覆盖的范围(即，第二范围102)中，在半导体基板12的上表面12a半导体材料发生熔融，熔融的半导体材料通过迁移而如图10的箭头90所示那样向沟槽22内流入。然后，当将半导体基板12冷却至常温时，流入到沟槽22内的半导体材料发生凝固。其结果是，第二范围102内的沟槽22的侧面相对于沟槽22的底面及半导体基板12的上表面12a由平滑的曲面连接。而且，由于第二范围102内的半导体基板12的上表面12a由p型的体区域32构成，因此向沟槽22内流入的半导体材料是p型半导体。因此，由在沟槽22内凝固后的半导体材料形成沿着沟槽22的侧面延伸的侧面p型区域38。由于向沟槽22内流入的半导体材料从体区域32向下方向流动，因此侧面p型区域38的上端与体区域32的低浓度区域32b连接。而且，由于向沟槽22内流入的半导体材料一直到达沟槽22的底面，因此侧面p型区域38的下端与底面p型区域36连接。因此，通过侧面p型区域38将底面p型区域36与体区域32连接。

[0050] 这样，侧面p型区域38通过熔融的半导体材料发生凝固而形成。半导体材料在熔融时失去结晶性，然后在凝固时再次结晶化。在通过再次结晶化而得到的侧面p型区域38内，晶体缺陷密度极低。因此，根据该方法，能够得到晶体缺陷密度低的侧面p型区域38。而且，在第二范围102内，由于向沟槽22的侧面露出的范围的体区域32也由熔融之后凝固的半导体材料构成，因此向沟槽22的侧面露出的范围的体区域32的晶体缺陷密度也极低。因此，在沟槽22的侧面附近的半导体区域整体中，晶体缺陷密度极低。

[0051] 另外，第一范围101内的上表面12a由保护膜80覆盖，因此在第一范围101内能够抑制迁移。因此，保护膜80的下部的源极区域30、体区域32及沟槽22等的形状在半导体基板12的热处理的前后几乎不变。

[0052] 接下来，如图11所示，通过蚀刻等将保护膜80除去。

[0053] 接下来，如图12所示，通过在第一范围101及第二范围102内的各沟槽22的底面使氧化硅层生长而形成底部绝缘层24a。而且，通过在各沟槽22的侧面使氧化硅层生长而形成侧面绝缘层24b。由此，栅极绝缘层24完成。

[0054] 接下来，如图13所示，在第一范围101及第二范围102内的各沟槽22内形成栅电极26。然后，在各栅电极26的上表面形成层间绝缘膜28。而且，以覆盖层间绝缘膜28和从层间绝缘膜28露出的范围的半导体基板12的上表面12a的方式形成上部电极70。由此，开关元件
10的上部侧的构造完成。接下来，通过向半导体基板12的下表面12b注入n型杂质，而在面对下表面12b的范围形成接触区域34b。然后，通过以覆盖下表面12b的方式形成下部电极72，从而图1～3所示的开关元件10完成。

[0055] 在开关元件中，如果栅极绝缘层附近的半导体区域的晶体缺陷密度高，则在开关元件处于断开状态时会经由该栅极绝缘层附近的半导体区域而流动漏电流。然而，根据上述的制造方法，在设置有侧面p型区域38的范围(即，第二范围102)中，能够降低构成沟槽22的侧面的半导体区域(即，侧面p型区域38和沟槽22的侧面附近的体区域32)的晶体缺陷密度。即，能够降低栅极绝缘层24附近的半导体区域的晶体缺陷密度。即，能够不使沟槽22的侧面附近的晶体缺陷密度上升地形成侧面p型区域38。因此，根据该制造方法，能够制造出具有侧面p型区域38且漏电流难以流动的开关元件10。

[0056] 另外，在以往的通过向沟槽的侧面注入p型杂质而形成侧面p型区域的制造方法中，如果要在沟槽的双方的侧面形成侧面p型区域，则需要在向一方的侧面注入了p型杂质之后向另一方的侧面注入p型杂质。即，p型杂质的注入工序需要进行至少两次。相对于此，在上述的实施方式的制造方法中，能够通过对半导体基板进行加热的一个工序在沟槽22的两侧的侧面形成侧面p型区域38。因此，根据实施方式的制造方法，能够容易地形成侧面p型区域38。

[0057] 需要说明的是，在上述的实施方式的制造方法中，在形成沟槽22之前形成了源极区域30。然而，也可以在其他的定时形成源极区域30。例如，也可以在形成栅电极26之后通过向上表面12a注入n型杂质来形成源极区域30。

[0058] 另外，在上述的实施方式的制造方法中，在形成沟槽22之后且在形成侧面p型区域38之前形成了底面p型区域36。然而，也可以在其他的定时形成底面p型区域36。例如，也可以在形成侧面p型区域38之后通过向沟槽22的底面注入p型杂质来形成底面p型区域36。而且，也可以通过在形成侧面p型区域38时向沟槽22内流入的半导体材料(p型半导体)覆盖沟槽22的底面，而与侧面p型区域38同时地形成底面p型区域36。

[0059] 另外，在上述的实施例中，半导体基板12为SiC基板。然而，半导体基板12也可以由其他的半导体材料(例如，硅、氮化镓等)构成。不过，在SiC基板中，通过离子注入而形成的晶体缺陷的恢复特别困难，因此本说明书公开的制造方法在使用SiC基板的情况下尤其有效。

[0060] 以下，列举本说明书公开的技术要素。需要说明的是，以下的各技术要素是分别独立而有用的要素。

[0061] 本说明书公开的一例的制造方法也可以还具有在形成侧面p型区域之前利用保护膜将半导体基板的表面的一部分覆盖的工序。这种情况下，在形成侧面p型区域的工序中，也可以在所述保护膜存在的状态下对所述半导体基板进行加热。

[0062] 通过设置保护膜，在加热时能够抑制保护膜的下方的半导体区的流动。因此，通过在保护膜存在的状态下对半导体基板进行加热，能够在维持保护膜的下方的半导体区域的构造的同时形成侧面p型区域。

[0063] 本说明书公开的一例的制造方法也可以还具有在与沟槽相邻的位置以向半导体基板的表面露出的方式形成源极区域的工序。在形成保护膜的工序中，也可以利用保护膜覆盖源极区域的表面。

[0064] 根据该结构，能够在形成源极区域之后形成侧面p型区域。

[0065] 本说明书公开的一例的制造方法也可以还具有在形成侧面p型区域之前形成底面p型区域的工序。

[0066] 根据该结构，流入到沟槽内的半导体区域在沟槽的底面与底面p型区域相接。因此，能够容易地将侧面p型区域与底面p型区域连接。

[0067] 以上，虽然详细地说明了实施方式，但这些只不过是例示，不对权利要求书进行限定。权利要求书记载的技术包括对以上例示的具体例进行各种变形、变更而得到的技术。本说明书或附图中说明的技术要素以单独或各种组合的方式发挥技术有用性，不限定于申请时权利要求记载的组合。而且，本说明书或附图所例示的技术同时实现多个目的，实现其中一个目的本身就具有技术有用性。

[0068] 标号说明

[0069] 10：开关元件

[0070] 12：半导体基板

[0071] 22：沟槽

[0072] 24：栅极绝缘层

[0073] 26：栅电极

[0074] 28：层间绝缘膜

[0075] 30：源极区域

[0076] 32：体区域

[0077] 34a：漂移区域

[0078] 34：漏极区域

[0079] 36：底面p型区域

[0080] 38：侧面p型区域

[0081] 70：上部电极

[0082] 72：下部电极

[0083] 80：保护膜