本发明公开了一种高速实时总线系统及其数据处理方法。其中，各个节点装置通过高速实时总线构成一环形连接的拓扑结构；主节点装置通过时钟通道和数据通道分别向拓扑结构中主节点装置的下一级从节点装置发送总线时钟信号和数据信号；各从节点装置接收各自的上一级节点装置发送的总线时钟信号和数据信号，并根据总线时钟信号和数据信号进行数据处理以更新数据信号并将总线时钟信号和更新后的数据信号发送到各自的下一级节点装置，或者对所述总线时钟信号和数据信号进行直通到达各自的下一级节点装置；使得主节点装置获得拓扑结构中各从节点装置的反馈信息。
1.一种高速实时总线系统，用在静态CT系统中，其特征在于包括多个节点装置；所述多个节点装置包括主节点装置及多个从节点装置；各节点装置均包括输入端口和输出端口，每个节点装置的输出端口通过高速实时总线连接另一节点装置的输入端口，使各所述节点装置通过高速实时总线构成环形连接的拓扑结构；所述高速实时总线包括一路时钟通道及至少一路数据通道；
所述主节点装置，用于通过所述时钟通道和数据通道分别向拓扑结构中所述主节点装置的下一级从节点装置发送总线时钟信号和数据信号；
各从节点装置，用于接收各自的上一级节点装置发送的总线时钟信号和数据信号，并根据所述总线时钟信号和数据信号进行数据处理以更新所述数据信号并将所述总线时钟信号和更新后的数据信号发送到各自的下一级节点装置，或者对所述总线时钟信号和数据信号进行直通到达各自的下一级节点装置；
所述主节点装置获得各从节点装置的反馈信息，根据所述反馈信息确定各所述从节点装置的状态；
所述主节点装置生成特征码数据帧，并连续发送特征码数据帧到高速实时总线的数据通道；其中，所述特征码数据帧被连续发送的次数大于等于所述从节点装置的数量；
所述从节点装置从高速实时总线的数据通道上获取所述特征码数据帧；调整所述从节点装置的工作时钟相位，以使得该从节点装置收到的数据帧内容与所述特征码数据帧中的特征码一致，并在总线时钟和工作时钟的相位关系保持同相的情况下将并行数据按预设协议策略转换为串行数据。
2.如权利要求1所述的高速实时总线系统，其特征在于：所述节点装置还包括信号预处理模块、信号处理模块以及信号后处理模块；所述信号处理模块与所述信号预处理模块和信号后处理模块分别连接；所述信号预处理模块通过所述输入端口连接该节点装置和其上一级节点装置之间的高速实时总线；所述信号后处理模块通过所述输出端口连接该节点装置和其下一级节点装置之间的高速实时总线。
3.如权利要求2所述的高速实时总线系统，其特征在于：在所述节点装置用于发送总线时钟信号和数据信号时，所述节点装置具体用于：通过所述信号处理模块，采用节点装置自身的工作时钟将并行数据按预设协议策略转换为串行数据；
通过所述信号后处理模块，将所述节点装置自身的工作时钟根据高速实时总线的电平方式降频到总线时钟，形成总线时钟信号；
通过所述输出端口，将所述总线时钟信号和串行数据分别同步发送到所述时钟通道和数据通道。
4.如权利要求2所述的高速实时总线系统，其特征在于：在所述节点装置用于接收总线时钟信号和数据信号时，所述节点装置具体用于：通过所述输入端口，分别接收所述时钟通道和数据通道的总线时钟信号和串行数据；
通过所述信号预处理模块，将总线时钟信号所表示的总线时钟根据高速实时总线的电平方式倍频到所述节点装置自身的工作时钟；
通过所述信号处理模块，采用所述节点装置自身的工作时钟将串行数据按预设协议策略转换为并行数据。
5.如权利要求1所述的高速实时总线系统，其特征在于：所述主节点装置还用于生成总线时钟，将所述总线时钟发送到高速实时总线的时钟通道；生成进入初始化总线模式数据帧，并将进入初始化总线模式数据帧连续发送到高速实时总线的数据通道；所述进入初始化总线模式数据帧被连续发送的次数大于等于所述从节点装置的数量；
所述从节点装置还用于从高速实时总线的数据通道上获取所述进入初始化总线模式数据帧，并进入总线初始化模式；
所述主节点装置还用于生成退出初始化总线模式数据帧，并连续发送退出初始化总线模式数据帧到高速实时总线的数据通道；所述退出初始化总线模式数据帧被连续发送的次数大于等于所述从节点装置的数量；
所述从节点装置还用于从高速实时总线的数据通道上获取所述退出初始化总线模式数据帧，并退出初始化总线模式，进入正常工作模式；所述主节点装置还用于根据拓扑结构中各从节点装置的反馈信息确定各从节点装置是否进入正常工作模式；若各从节点装置均进入正常工作模式，则控制高速实时总线系统进入正常工作模式；若各从节点装置中存在未进入正常工作模式的从节点装置，则控制高速实时总线再次进入初始化总线模式。
6.如权利要求5所述的高速实时总线系统，其特征在于：所述主节点装置还用于在高速实时总线系统为正常工作模式下，向高速实时总线的数据通道发送数据信号；
所述从节点装置还用于从高速实时总线的数据通道上获取数据信号，并解析所述数据信号的帧ID，判断所述数据信号的帧ID与预先设置的从节点装置自身的地址编号是否对应；在所述数据信号的帧ID与预先设置的从节点装置自身的地址编号对应时，根据所述数据信号的数据区中的实际数据内容进行数据处理，形成数据处理结果；
所述主节点装置还用于向高速实时总线的数据通道发送与所述数据信号的帧ID相同的另一数据信号；
所述从节点装置还用于从高速实时总线的数据通道上获取所述另一数据信号，并将所述数据处理结果叠加到所述另一数据信号的数据帧上，并传输到高速实时总线的数据通道上，使得所述主节点装置从高速实时总线的数据通道上获得所述数据处理结果。
7.如权利要求5所述的高速实时总线系统，其特征在于：所述主节点装置还用于在高速实时总线系统为正常工作模式下，向高速实时总线的数据通道发送控制数据信号；所述控制数据信号包括控制帧ID；
所述从节点装置还用于从高速实时总线的数据通道上获取所述控制数据信号，并将待传输数据叠加到所述控制帧ID对应的控制数据信号中，形成待传输数据信号，将待传输数据信号进行分摊传输到高速实时总线的多条数据通道上；所述待传输数据信号包括所述控制帧ID；
除所述从节点装置之外的一至多个从节点装置，用于从高速实时总线的多条数据通道上获取所述控制帧ID对应的待传输数据信号，以获取所述待传输数据。
8.如权利要求1所述的高速实时总线系统，其特征在于：所述高速实时总线的电平方式包括单端形式、差分形式、单倍数据速率形式以及双倍数据速率形式；
在所述高速实时总线的电平方式采用单端形式、差分形式或单倍数据速率形式时，工作时钟是所述总线时钟的N倍频；
在所述高速实时总线的电平方式采用双倍数据速率形式时，所述工作时钟是所述总线时钟的2N倍频；
9.如权利要求1所述的高速实时总线系统，其特征在于：所述数据信号的数据帧格式包括帧ID、数据区以及校验位；所述帧ID用于表示预设模式的数据帧ID，以及数据信号所对应的从节点装置地址或者广播地址；所述数据区用于表示所述数据信号中帧数据的实际数据内容；所述校验位为所述帧ID和所述数据区各位数的和取反的结果。
10.一种用于高速实时总线系统的数据处理方法，用在静态CT系统中，其特征在于所述高速实时总线系统包括多个节点装置；所述多个节点装置包括主节点装置及多个从节点装置；各节点装置均包括输入端口和输出端口，每个节点装置的输出端口通过高速实时总线连接另一节点装置的输入端口，使各所述节点装置通过高速实时总线构成环形连接的拓扑结构；所述高速实时总线包括一路时钟通道及至少一路数据通道；
所述主节点装置通过所述时钟通道和数据通道分别向拓扑结构中所述主节点装置的下一级从节点装置发送总线时钟信号和数据信号；
各从节点装置接收各自的上一级节点装置发送的总线时钟信号和数据信号，并根据所述总线时钟信号和数据信号进行数据处理以更新所述数据信号并将所述总线时钟信号和更新后的数据信号发送到各自的下一级节点装置，或者对所述总线时钟信号和数据信号进行直通到达各自的下一级节点装置；
所述主节点装置获得各从节点装置的反馈信息，根据所述反馈信息确定各所述从节点装置的状态；
所述主节点装置生成特征码数据帧，并连续发送特征码数据帧到高速实时总线的数据通道；其中，所述特征码数据帧被连续发送的次数大于等于所述从节点装置的数量；
所述从节点装置从高速实时总线的数据通道上获取所述特征码数据帧；调整所述从节点装置的工作时钟相位，以使得该从节点装置收到的数据帧内容与所述特征码数据帧中的特征码一致，并在总线时钟和工作时钟的相位关系保持同相的情况下将并行数据按预设协议策略转换为串行数据。
11.如权利要求10所述的数据处理方法，其特征在于：所述节点装置还包括信号预处理模块、信号处理模块以及信号后处理模块；所述信号处理模块与所述信号预处理模块和信号后处理模块分别连接；所述信号预处理模块通过所述输入端口连接该节点装置和其上一级节点装置之间的高速实时总线；所述信号后处理模块通过所述输出端口连接该节点装置和其下一级节点装置之间的高速实时总线。
12.如权利要求11所述的数据处理方法，其特征在于还包括：在所述节点装置用于发送总线时钟信号和数据信号时，所述节点装置通过所述信号处理模块，采用节点装置自身的工作时钟将并行数据按预设协议策略转换为串行数据；
通过所述信号后处理模块，将所述节点装置自身的工作时钟根据高速实时总线的电平方式降频到总线时钟，形成总线时钟信号；
通过所述输出端口，将所述总线时钟信号和串行数据分别同步发送到所述时钟通道和数据通道。
13.如权利要求11所述的数据处理方法，其特征在于还包括：在所述节点装置用于接收总线时钟信号和数据信号时，所述节点装置，通过所述输入端口，分别接收所述时钟通道和数据通道的总线时钟信号和串行数据；
通过所述信号预处理模块，将总线时钟信号所表示的总线时钟根据高速实时总线的电平方式倍频到所述节点装置自身的工作时钟；
通过所述信号处理模块，采用所述节点装置自身的工作时钟将串行数据按预设协议策略转换为并行数据。
14.如权利要求10所述的数据处理方法，其特征在于还包括：所述主节点装置生成总线时钟，将所述总线时钟发送到高速实时总线的时钟通道；生成进入初始化总线模式数据帧，并将进入初始化总线模式数据帧连续发送到高速实时总线的数据通道；所述进入初始化总线模式数据帧被连续发送的次数大于等于所述从节点装置的数量；
所述从节点装置从高速实时总线的数据通道上获取所述进入初始化总线模式数据帧，并进入总线初始化模式；
所述主节点装置生成退出初始化总线模式数据帧，并连续发送退出初始化总线模式数据帧到高速实时总线的数据通道；所述退出初始化总线模式数据帧被连续发送的次数大于等于所述从节点装置的数量；
所述从节点装置从高速实时总线的数据通道上获取所述退出初始化总线模式数据帧，并退出初始化总线模式，进入正常工作模式；
所述主节点装置根据拓扑结构中各从节点装置的反馈信息确定各从节点装置是否进入正常工作模式；若各从节点装置均进入正常工作模式，则控制高速实时总线系统进入正常工作模式；若各从节点装置中存在未进入正常工作模式的从节点装置，则控制高速实时总线再次进入初始化总线模式。
15.如权利要求14所述的数据处理方法，其特征在于还包括：所述主节点装置在高速实时总线系统为正常工作模式下，向高速实时总线的数据通道发送数据信号；
所述从节点装置从高速实时总线的数据通道上获取数据信号，并解析所述数据信号的帧ID，判断所述数据信号的帧ID与预先设置的从节点装置自身的地址编号是否对应；在所述数据信号的帧ID与预先设置的从节点装置自身的地址编号对应时，根据所述数据信号的数据区中的实际数据内容进行数据处理，形成数据处理结果；
所述主节点装置向高速实时总线的数据通道发送与所述数据信号的帧ID相同的另一数据信号；
所述从节点装置从高速实时总线的数据通道上获取所述另一数据信号，并将所述数据处理结果叠加到所述另一数据信号的数据帧上，并传输到高速实时总线的数据通道上，使得所述主节点装置从高速实时总线的数据通道上获得所述数据处理结果。
16.如权利要求14所述的数据处理方法，其特征在于还包括：所述主节点装置在高速实时总线系统为正常工作模式下，向高速实时总线的数据通道发送控制数据信号；所述控制数据信号包括控制帧ID；
所述从节点装置从高速实时总线的数据通道上获取所述控制数据信号，并将待传输数据叠加到所述控制帧ID对应的控制数据信号中，形成待传输数据信号，将待传输数据信号进行分摊传输到高速实时总线的多条数据通道上；所述待传输数据信号包括所述控制帧ID；
除所述从节点装置之外的一至多个从节点装置从高速实时总线的多条数据通道上获取所述控制帧ID对应的待传输数据信号，以获取所述待传输数据。
17.如权利要求10所述的数据处理方法，其特征在于：所述高速实时总线的电平方式包括单端形式、差分形式、单倍数据速率形式以及双倍数据速率形式；
在所述高速实时总线的电平方式采用单端形式、差分形式或单倍数据速率形式时，工作时钟是所述总线时钟的N倍频；
在所述高速实时总线的电平方式采用双倍数据速率形式时，所述工作时钟是所述总线时钟的2N倍频；
18.如权利要求10所述的数据处理方法，其特征在于：所述数据信号的数据帧格式包括帧ID、数据区以及校验位；所述帧ID用于表示预设模式的数据帧ID，以及数据信号所对应的从节点装置地址或者广播地址；所述数据区用于表示所述数据信号中帧数据的实际数据内容；所述校验位为所述帧ID和所述数据区各位数的和取反的结果。
一种高速实时总线系统及其数据处理方法
技术领域
[0001] 本发明涉及一种高速实时总线系统,同时也涉及用于该高速实时总线系统的数据处理方法，属于数据处理技术领域。
背景技术
[0002] 静态CT是一种新颖的CT(Computed Tomography，电子计算机断层扫描)技术方案，其整体结构是采用一整圈探测器和一整圈射线源，通过圆周上各射线源焦点时序放线，从
而达到和螺旋CT一样的圆周扫描的目的。这种静态CT理论上不需要转动部件，也就不需要
轴承和滑环，结构简单、理论圆周扫描速度快、数据传输速度快。
[0003] 当前，静态CT的影像链是由众多电气子系统(或称为电气节点)组成，这些电气节点可以包括同步高压射线源、图像探测器、扫描架以及病人床等。电气节点之间需要进行时
序控制及信息交互。如何提供一种结构简单、实时性高、成本相对较低且容易扩展的高速实
时总线来满足静态CT中的数据通信，成为了一个亟待解决的问题。
发明内容
[0004] 本发明所要解决的首要技术问题在于提供一种高速实时总线系统。
[0005] 本发明所要解决的另一技术问题在于提供一种用于上述高速实时总线系统的数据处理方法。
[0006] 为了实现上述发明目的，本发明采用下述技术方案：
[0007] 根据本发明实施例的第一方面，提供一种高速实时总线系统，包括多个节点装置；所述多个节点装置包括一主节点装置及多个从节点装置；各节点装置均包括输入端口和输
出端口；所述各节点装置的输出端口通过高速实时总线连接另一节点装置的输入端口，使
所述各个节点装置通过高速实时总线构成一环形连接的拓扑结构；所述高速实时总线包括
一路时钟通道及至少一路数据通道；
[0008] 所述主节点装置，用于通过所述时钟通道和数据通道分别向拓扑结构中所述主节点装置的下一级从节点装置发送总线时钟信号和数据信号；
[0009] 各从节点装置，用于接收各自的上一级节点装置发送的总线时钟信号和数据信号，并根据所述总线时钟信号和数据信号进行数据处理以更新所述数据信号并将所述总线
时钟信号和更新后的数据信号发送到各自的下一级节点装置，或者对所述总线时钟信号和
数据信号进行直通到达各自的下一级节点装置；使得所述主节点装置获得拓扑结构中各从
节点装置的反馈信息。
[0010] 其中较优地，所述节点装置还包括信号预处理模块、信号处理模块以及信号后处理模块；所述信号处理模块与所述信号预处理模块和信号后处理模块分别连接；所述信号
预处理模块通过所述输入端口连接该节点装置和其上一级节点装置之间的高速实时总线；
所述信号后处理模块通过所述输出端口连接该节点装置和其下一级节点装置之间的高速
实时总线。
[0011] 其中较优地，在所述节点装置用于发送总线时钟信号和数据信号时，所述节点装置具体用于：
[0012] 通过所述信号处理模块，采用节点装置自身的工作时钟将并行数据按预设协议策略转换为串行数据；
[0013] 通过所述信号后处理模块，将所述节点装置自身的工作时钟根据高速实时总线的电平方式降频到总线时钟，形成总线时钟信号；所述总线时钟和工作时钟的相位关系保持
同相；
[0014] 通过所述输出端口，将所述总线时钟信号和串行数据分别同步发送到所述时钟通道和数据通道。
[0015] 其中较优地，在所述节点装置用于接收总线时钟信号和数据信号时，所述节点装置具体用于：
[0016] 通过所述输入端口，分别接收所述时钟通道和数据通道的总线时钟信号和串行数据；
[0017] 通过所述信号预处理模块，将总线时钟信号所表示的总线时钟根据高速实时总线的电平方式倍频到所述节点装置自身的工作时钟；所述工作时钟和总线时钟的相位关系保
持同相；
[0018] 通过所述信号处理模块，采用所述节点装置自身的工作时钟将串行数据按预设协议策略转换为并行数据。
[0019] 其中较优地，所述主节点装置还用于生成总线时钟，将所述总线时钟发送到高速实时总线的时钟通道；生成进入初始化总线模式数据帧，并将进入初始化总线模式数据帧
连续发送到高速实时总线的数据通道；所述进入初始化总线模式数据帧被连续发送的次数
大于等于所述从节点装置的数量；
[0020] 所述从节点装置还用于从高速实时总线的数据通道上获取所述进入初始化总线模式数据帧，并进入总线初始化模式；
[0021] 所述主节点装置还用于生成特征码数据帧，并连续发送特征码数据帧到高速实时总线的数据通道；所述特征码数据帧被连续发送的次数大于等于所述从节点装置的数量；
[0022] 所述从节点装置还用于从高速实时总线的数据通道上获取所述特征码数据帧；调整从节点装置自身的工作时钟相位，以使得该从节点装置收到的数据帧内容与所述特征码
数据帧中的特征码一致；
[0023] 所述主节点装置还用于生成退出初始化总线模式数据帧，并连续发送退出初始化总线模式数据帧到高速实时总线的数据通道；所述退出初始化总线模式数据帧被连续发送
的次数大于等于所述从节点装置的数量；
[0024] 所述从节点装置还用于从高速实时总线的数据通道上获取所述退出初始化总线模式数据帧，并退出初始化总线模式，进入正常工作模式；
[0025] 所述主节点装置还用于根据拓扑结构中各从节点装置的反馈信息确定各从节点装置是否进入正常工作模式；若各从节点装置均进入正常工作模式，则控制高速实时总线
系统进入正常工作模式；若各从节点装置中存在未进入正常工作模式的从节点装置，则控
制高速实时总线再次进入初始化总线模式。
[0026] 其中较优地，所述主节点装置还用于在高速实时总线系统为正常工作模式下，向高速实时总线的数据通道发送数据信号；
[0027] 所述从节点装置还用于从高速实时总线的数据通道上获取数据信号，并解析所述数据信号的帧ID，判断所述数据信号的帧ID与预先设置的从节点装置自身的地址编号是否
对应；在所述数据信号的帧ID与预先设置的从节点装置自身的地址编号对应时，根据所述
数据信号的数据区中的实际数据内容进行数据处理，形成数据处理结果；
[0028] 所述主节点装置还用于向高速实时总线的数据通道发送与所述数据信号的帧ID相同的另一数据信号；
[0029] 所述从节点装置还用于从高速实时总线的数据通道上获取所述另一数据信号，并将所述数据处理结果叠加到所述另一数据信号的数据帧上，并传输到高速实时总线的数据
通道上，使得所述主节点装置从高速实时总线的数据通道上获得所述数据处理结果。
[0030] 其中较优地，所述主节点装置还用于在高速实时总线系统为正常工作模式下，向高速实时总线的数据通道发送控制数据信号；所述控制数据信号包括控制帧ID；
[0031] 所述从节点装置还用于从高速实时总线的数据通道上获取所述控制数据信号，并将待传输数据叠加到所述控制帧ID对应的控制数据信号中，形成待传输数据信号，将待传
输数据信号进行分摊传输到高速实时总线的多条数据通道上；所述待传输数据信号包括所
述控制帧ID；
[0032] 除所述从节点装置之外的一至多个从节点装置，用于从高速实时总线的多条数据通道上获取所述控制帧ID对应的待传输数据信号，以获取所述待传输数据。
[0033] 其中较优地，所述主节点装置根据所述反馈信息确定所述各从节点装置的状态。
[0034] 根据本发明实施例的第二方面，提供一种用于高速实时总线系统的数据处理方法，包括多个节点装置；所述多个节点装置包括一主节点装置及多个从节点装置；各节点装
置均包括输入端口和输出端口；所述各节点装置的输出端口通过高速实时总线连接另一节
点装置的输入端口，使所述各个节点装置通过高速实时总线构成一环形连接的拓扑结构；
所述高速实时总线包括一路时钟通道及至少一路数据通道；
[0035] 所述数据处理方法包括如下步骤：
[0036] 所述主节点装置通过所述时钟通道和数据通道分别向拓扑结构中所述主节点装置的下一级从节点装置发送总线时钟信号和数据信号；
[0037] 各从节点装置接收各自的上一级节点装置发送的总线时钟信号和数据信号，并根据所述总线时钟信号和数据信号进行数据处理以更新所述数据信号并将所述总线时钟信
号和更新后的数据信号发送到各自的下一级节点装置，或者对所述总线时钟信号和数据信
号进行直通到达各自的下一级节点装置；使得所述主节点装置获得拓扑结构中各从节点装
置的反馈信息；
[0038] 所述主节点装置根据所述反馈信息确定所述各从节点装置的状态。
[0039] 其中较优地，所述节点装置还包括信号预处理模块、信号处理模块以及信号后处理模块；所述信号处理模块与所述信号预处理模块和信号后处理模块分别连接；所述信号
预处理模块通过所述输入端口连接该节点装置和其上一级节点装置之间的高速实时总线；
所述信号后处理模块通过所述输出端口连接该节点装置和其下一级节点装置之间的高速
实时总线。
[0040] 其中较优地，所述数据处理方法，还包括：
[0041] 在所述节点装置用于发送总线时钟信号和数据信号时，所述节点装置通过所述信号处理模块，采用节点装置自身的工作时钟将并行数据按预设协议策略转换为串行数据；
[0042] 通过所述信号后处理模块，将所述节点装置自身的工作时钟根据高速实时总线的电平方式降频到总线时钟，形成总线时钟信号；所述总线时钟和工作时钟的相位关系保持
同相；
[0043] 通过所述输出端口，将所述总线时钟信号和串行数据分别同步发送到所述时钟通道和数据通道。
[0044] 其中较优地，所述数据处理方法，还包括：
[0045] 在所述节点装置用于接收总线时钟信号和数据信号时，所述节点装置通过所述输入端口，分别接收所述时钟通道和数据通道的总线时钟信号和串行数据；
[0046] 通过所述信号预处理模块，将总线时钟信号所表示的总线时钟根据高速实时总线的电平方式倍频到所述节点装置自身的工作时钟；所述工作时钟和总线时钟的相位关系保
持同相；
[0047] 通过所述信号处理模块，采用所述节点装置自身的工作时钟将串行数据按预设协议策略转换为并行数据。
[0048] 其中较优地，所述数据处理方法，还包括：
[0049] 所述主节点装置生成总线时钟，将所述总线时钟发送到高速实时总线的时钟通道；生成进入初始化总线模式数据帧，并将进入初始化总线模式数据帧连续发送到高速实
时总线的数据通道；所述进入初始化总线模式数据帧被连续发送的次数大于等于所述从节
点装置的数量；
[0050] 所述从节点装置从高速实时总线的数据通道上获取所述进入初始化总线模式数据帧，并进入总线初始化模式；
[0051] 所述主节点装置生成特征码数据帧，并连续发送特征码数据帧到高速实时总线的数据通道；所述特征码数据帧被连续发送的次数大于等于所述从节点装置的数量；
[0052] 所述从节点装置从高速实时总线的数据通道上获取所述特征码数据帧；调整从节点装置自身的工作时钟相位，以使得该从节点装置收到的数据帧内容与所述特征码数据帧
中的特征码一致；
[0053] 所述主节点装置生成退出初始化总线模式数据帧，并连续发送退出初始化总线模式数据帧到高速实时总线的数据通道；所述退出初始化总线模式数据帧被连续发送的次数
大于等于所述从节点装置的数量；
[0054] 所述从节点装置从高速实时总线的数据通道上获取所述退出初始化总线模式数据帧，并退出初始化总线模式，进入正常工作模式；
[0055] 所述主节点装置根据拓扑结构中各从节点装置的反馈信息确定各从节点装置是否进入正常工作模式；若各从节点装置均进入正常工作模式，则控制高速实时总线系统进
入正常工作模式；若各从节点装置中存在未进入正常工作模式的从节点装置，则控制高速
实时总线再次进入初始化总线模式。
[0056] 其中较优地，所述数据处理方法，还包括：
[0057] 所述主节点装置在高速实时总线系统为正常工作模式下，向高速实时总线的数据通道发送数据信号；
[0058] 所述从节点装置从高速实时总线的数据通道上获取数据信号，并解析所述数据信号的帧ID，判断所述数据信号的帧ID与预先设置的从节点装置自身的地址编号是否对应；
在所述数据信号的帧ID与预先设置的从节点装置自身的地址编号对应时，根据所述数据信
号的数据区中的实际数据内容进行数据处理，形成数据处理结果；
[0059] 所述主节点装置向高速实时总线的数据通道发送与所述数据信号的帧ID相同的另一数据信号；
[0060] 所述从节点装置从高速实时总线的数据通道上获取所述另一数据信号，并将所述数据处理结果叠加到所述另一数据信号的数据帧上，并传输到高速实时总线的数据通道
上，使得所述主节点装置从高速实时总线的数据通道上获得所述数据处理结果。
[0061] 其中较优地，所述数据处理方法，还包括：
[0062] 所述主节点装置在高速实时总线系统为正常工作模式下，向高速实时总线的数据通道发送控制数据信号；所述控制数据信号包括控制帧ID；
[0063] 所述从节点装置从高速实时总线的数据通道上获取所述控制数据信号，并将待传输数据叠加到所述控制帧ID对应的控制数据信号中，形成待传输数据信号，将待传输数据
信号进行分摊传输到高速实时总线的多条数据通道上；所述待传输数据信号包括所述控制
帧ID；
[0064] 除所述从节点装置之外的一至多个从节点装置从高速实时总线的多条数据通道上获取所述控制帧ID对应的待传输数据信号，以获取所述待传输数据。
[0065] 其中较优的，所述高速实时总线的电平方式包括单端形式、差分形式、单倍数据速率形式以及双倍数据速率形式；
[0066] 在所述高速实时总线的电平方式采用单端形式、差分形式或单倍数据速率形式时，所述工作时钟是所述总线时钟的N倍频；
[0067] 在所述高速实时总线的电平方式采用双倍数据速率形式时，所述工作时钟是所述总线时钟的2N倍频；
[0068] 其中，N为并行数据的位数。
[0069] 其中较优的，所述数据信号的数据帧格式包括帧ID、数据区以及校验位；所述帧ID用于表示预设模式的数据帧ID，以及数据信号所对应的从节点装置地址或者广播地址；所
述数据区用于表示所述数据信号中帧数据的实际数据内容；所述校验位为所述帧ID和所述
数据区各位数的和取反的结果。
[0070] 本发明所提供的高速实时总线系统及其数据处理方法中，各节点装置仅具有一个输入接口和一个输出接口，整个拓扑结构的结构简单，数据信号在拓扑结构中传输速度快，
实时性高；另外无需额外设置其他硬件器件，成本相对较低，且通过增加数据通道数量即可
进行扩展，扩展方式较为简单，能够满足静态CT中的高速数据通信要求。
附图说明
[0071] 图1为本发明所提供的高速实时总线系统的结构示意图；
[0072] 图2为本发明所提供的高速实时总线系统的基本电气模型示意图；
[0073] 图3为本发明中，时钟通道和数据通道之间的时序关系示意图；
[0074] 图4为本发明中，节点装置的结构示意图；
[0075] 图5为本发明所提供的数据处理方法的流程图一；
[0076] 图6为本发明所提供的数据处理方法的流程图二；
[0077] 图7为本发明所提供的数据处理方法的流程图三；
[0078] 图8为本发明所提供的数据处理方法的流程图四；
[0079] 图9为本发明所提供的数据处理方法的流程图五；
[0080] 图10为本发明所提供的数据处理方法的流程图六。
具体实施方式
[0081] 下面结合附图和具体实施例对本发明的技术内容做进一步的详细说明。
[0082] 在实现本发明实施例的过程中，发明人发现现有的工业现场总线针对静态CT系统中的应用要求存在一定的局限性：
[0083] 例如：
[0084] RS232只能进行点对点通信，很难形成多点组网，并且RS232的波特率较低(小于100Kbps的量级)，因此不能满足静态CT系统的应用。
[0085] RS485及其类似的总线可以进行总线组网，所有电气节点挂在总线上，且其波特率不高(小于100Kbps的量级)，且其采用单工方式，效率较低，因此其不能满足静态CT系统的
应用要求。
[0086] CAN总线是一种非常有效的现场总线，应用非常广泛，组网也较为方便，其波特率理论为1Mbps，但是为了稳定性，其实际应用的波特率在700Kbps以下，且其采用单工方式，
因此其不能满足静态CT系统的应用要求。
[0087] 基于千兆及以下网络总线的组网也较为方便，但是需要额外增加交换机，增加了硬件成本；另外，其理论最大波特率为1000Mbps，数据包的头部就占用了46个字节，假定节
点的信息为2个字节，则总得长度是48个字节，节点的更新率是41K。可见其同样不能满足静
态CT系统的应用要求。
[0088] 基于万兆及以上网络总线组网也较为方便，但是需要额外增加交换机、光模块，以至极大的增加了硬件成本；另外，其理论最小波特率为10000Mbps，数据包的头部就占用了
46个字节，假定节点的信息为2个字节，则总得长度是48个字节，节点的更新率是410K，可以
满足静态CT系统的应用，但其技术门槛高，需要高要求的硬件平台支持，因此其不适合静态
CT系统的应用要求。
[0089] 为了克服上述现有的工业现场总线无法满足静态CT系统中的应用要求的缺陷，如图1所示，本发明实施例提供的高速实时总线系统10，包括多个节点装置11；多个节点装置
11包括一主节点装置101及多个从节点装置102；各节点装置11均包括输入端口111和输出
端口112；各节点装置11的输出端口112通过高速实时总线12连接另一节点装置11的输入端
口111，使各个节点装置11通过高速实时总线12构成一个环形连接的拓扑结构，整个拓扑结
构即构成高速实时总线系统10；高速实时总线12包括一路时钟通道及至少一路数据通道
(图1中未示出，后续实施例中对时钟通道和数据通道加以详述)。通过上述节点装置11的输
入端口111和输出端口112可以很容易地将各个节点装置11串联在一起，形成上述的环形连
接的拓扑结构，整个组网十分简单。
[0090] 主节点装置101，用于通过时钟通道和数据通道分别向拓扑结构中主节点装置101的下一级从节点装置102发送总线时钟信号和数据信号。
[0091] 各从节点装置102，用于接收各自的上一级节点装置11(可以是主节点装置101，也可以是其他从节点装置102)发送的总线时钟信号和数据信号，并根据总线时钟信号和数据
信号进行数据处理以更新数据信号并将总线时钟信号和更新后的数据信号发送到各自的
下一级节点装置11，或者对总线时钟信号和数据信号进行直通到达各自的下一级节点装置
11；使得主节点装置101获得拓扑结构中各从节点装置102的反馈信息。
[0092] 主节点装置101，还用于根据反馈信息确定各从节点装置102的状态。这样，通过环形连接的拓扑结构即可实现一种伪“全双工”通信方式。
[0093] 此处，值得说明的是，上述的高速实时总线12包括一路时钟通道及至少一路数据通道。其中的时钟通道是时钟信号的载体，数据通道是数据信号的载体，时钟通道中的总线
时钟与数据通道中的数据信号同步，以实现传输和锁相的功能。如图2所示，示意了一种高
速实时总线系统的基本电气模型，以两个节点装置11为例，左右两侧的部分分别表示高速
实时总线系统上的两个节点装置11，其中TX表示的是发送节点，RX表示的是接收节点。
[0094] 在图2中，数据通道有3个(此处仅以3个为例，但并非对数据通道数量的限制)，分别是TX0+/‑至RX0+/‑、TX1+/‑至RX1+/‑和TX2+/‑至RX2+/‑，TX0[20..0]、TX1[20..0]和TX2
[20..0]以及RX0[20..0]、RX1[20..0]和RX2[20..0]分别表示对应数据通道上的并行数据，
在图2中的该示例中并行数据位宽是21位。图2中TXClk+/‑和RXClk+/‑即是总线的时钟通道
上的总线时钟，TXClk和RXClk分别为发送节点和接收节点的工作时钟。由于并行数据的位
宽是21位，所以TXClk的频率是TXClk+/‑的频率的21倍。PLL为倍频器。
[0095] 如图3所示，表示了时钟通道和数据通道间的时序关系。图中的CLK即总线时钟，CLK_X21即工作时钟，两者间是21倍关系(倍数关系与数据通道上并行数据的位数一致)且
相位一致(实际应用中，由于传输延时等因素的影响，需要调整CLK_X21的相位(接收节点)
以获得正确的采样位置)。TX0、TX1和TX3分别代表三个数据通道上的数据，在CLK整个周期
中共有21位数据位，数据位与CLK_X21同步。
[0096] 进一步的，如图4所示，该节点装置11还包括信号预处理模块113、信号处理模块114以及信号后处理模块115；信号处理模块114与信号预处理模块113和信号后处理模块
115分别连接；信号预处理模块113通过输入端口111连接该节点装置11和其上一级节点装
置11之间的高速实时总线12；信号后处理模块115通过输出端口112连接该节点装置11和其
下一级节点装置11之间的高速实时总线12。在图4中，输入端口111和输出端口112可以采用
RJ‑45端口。该信号处理模块114可以采用多种形式，其中以现场可编程门阵列(Field‑
Programmable Gate Array，简称FPGA)来实现更为灵活。在图4中，TX0+/‑、TX1+/‑、TX2+/‑
表示3个数据通道的数据信号，TXClk+/‑表示时钟通道的总线时钟信号。
[0097] 此外，在节点装置11用于发送总线时钟信号和数据信号时，节点装置11，具体用于：
[0098] 通过信号处理模块114，采用节点装置自身的工作时钟将并行数据按预设协议策略转换为串行数据。
[0099] 通过信号后处理模块115，将节点装置自身的工作时钟根据高速实时总线的电平方式降频到总线时钟，形成总线时钟信号；总线时钟和工作时钟的相位关系保持同相。例如
高速实时总线的电平方式采用差分形式，则需要将单端形式转为差分形式，使得单端信号
与高速实时总线的电平方式兼容。
[0100] 通过输出端口112，将总线时钟信号和串行数据分别同步发送到时钟通道和数据通道。
[0101] 此外，在节点装置11用于接收总线时钟信号和数据信号时，节点装置11，具体用于：
[0102] 通过输入端口111，分别接收时钟通道和数据通道的总线时钟信号和串行数据。
[0103] 通过信号预处理模块113，将总线时钟信号所表示的总线时钟根据高速实时总线的电平方式倍频到节点装置自身的工作时钟；工作时钟和总线时钟的相位关系保持同相。
例如高速实时总线的电平方式为差分形式，则需要将差分形式转为单端形式。
[0104] 通过信号处理模块114，采用节点装置自身的工作时钟将串行数据按预设协议策略转换为并行数据。
[0105] 具体的，该高速实时总线12的电平方式可以包括单端形式、差分形式(Low‑Voltage Differential Signaling，简称LVDS)、单倍数据速率形式(Single Data Rate，简
称SDR)以及双倍数据速率形式(Double Data Rate，简称DDR)。一般情况下高速实时总线12
的电平方式采用LVDS和SDR的形式。
[0106] 在高速实时总线12的电平方式采用单端形式、差分形式或单倍数据速率形式时，工作时钟是总线时钟的N倍频。
[0107] 在高速实时总线12的电平方式采用双倍数据速率形式时，工作时钟是总线时钟的2N倍频。
[0108] 此处，N为并行数据的位数。
[0109] 通过高速实时总线12多样的电平方式以及总线时钟和工作时钟的简单设计使得时序设计较为简易，整个系统的实时性较高。
[0110] 具体的，如下表1所示，数据通道中的数据信号的数据帧格式包括帧ID、数据区以及校验位。
[0111] 帧ID表示帧数据类型的定义，占位长度为L1，用于表示预设模式的数据帧ID(例如后续的进入初始化总线模式、退出初始化总线模式等)，以及数据信号所对应的从节点装置
地址或者广播地址；在实际操作时，帧ID要预留一定的范围用来表示广播的功能，此时所有
从节点装置都对此帧ID的数据区进行解析，但是必须保证预留的范围包含了帧ID所有位为
1和所有位为0的情况，所有位为1时总线将进入初始化总线模式，所有位为0时为退出初始
化总线模式并进入正常工作模式。在非广播模式时，从节点装置仅对与自身的节点地址相
一致的帧ID进行响应。对于上述的广播的功能，是为了提高总线对固定信息的响应速度，或
者减少共用信息的重复发送，降低重复信息占用总线的时间。各个从节点装置通过帧ID来
判断总线数据通道是否为广播帧。这里对广播帧ID做基本约束：帧ID全为1时，用于表示进
入初始化总线模式数据帧；帧ID高位为1最低位0，表示基本的广播帧ID；帧ID全为0，用于表
示退出初始化总线模式数据帧；其他情况，在不影响从节点装置地址编号连续性的其他帧
ID字段，均可以被定义为广播帧ID，可以根据实际应用定义。
[0112] 数据区用于表示数据信号中帧数据的实际数据内容。数据区占位长度为L2，由实际应用决定。同时，数据区的内容根据实际应用定义。
[0113] 校验位为帧ID和数据区各位数的和取反的结果。其占位长度为L3。
[0114] 这样整帧占位长度为L1+L2+L3。
[0115] 定义 帧ID 数据区 校验位位宽 L1 L2 L3
[0116] 表1
[0117] 下面描述总线初始化的过程：
[0118] 高速实时总线系统启动后，各个从节点装置需要正确接收总线时钟并被倍频出所需的工作时钟，由工作时钟对数据通道进行“串转并”的逻辑功能，两者只有在正确的相位
关系下才能将数据通道的数据正确的解析出来。因此需要由主节点装置对整个总线进行总
线初始化，其目的即是让所有从节点装置均能建立正确的相位关系。
[0119] 其过程可以为：
[0120] 主节点装置101生成总线时钟，将总线时钟发送到高速实时总线12的时钟通道；生成进入初始化总线模式数据帧，并将进入初始化总线模式数据帧连续发送到高速实时总线
12的数据通道；进入初始化总线模式数据帧被连续发送的次数大于等于从节点装置102的
数量。该进入初始化总线模式数据帧的所有位(帧ID、数据区及校验位)为1，即表示采用广
播模式。
[0121] 从节点装置102从高速实时总线12的数据通道上获取进入初始化总线模式数据帧，并进入总线初始化模式。由于进入初始化总线模式数据帧的所有位均为1，因此从节点
装置无论时钟通道和数据通道的相位关系，均能够接收到全为1的数据帧。
[0122] 主节点装置101生成特征码数据帧，并连续发送特征码数据帧到高速实时总线12的数据通道；特征码数据帧被连续发送的次数大于等于从节点装置102的数量。
[0123] 从节点装置102从高速实时总线12的数据通道上获取特征码数据帧；调整从节点装置102自身的工作时钟相位，以使得该从节点装置102收到的数据帧内容与特征码数据帧
中的特征码一致。
[0124] 主节点装置101生成退出初始化总线模式数据帧，并连续发送退出初始化总线模式数据帧到高速实时总线12的数据通道；退出初始化总线模式数据帧被连续发送的次数大
于等于从节点装置102的数量。
[0125] 从节点装置102从高速实时总线12的数据通道上获取退出初始化总线模式数据帧，并退出初始化总线模式，进入正常工作模式。
[0126] 主节点装置101根据拓扑结构中各从节点装置102的反馈信息确定各从节点装置102是否进入正常工作模式；若各从节点装置102均进入正常工作模式，则控制高速实时总
线系统10进入正常工作模式；若各从节点装置102中存在未进入正常工作模式的从节点装
置102，则控制高速实时总线12再次进入初始化总线模式。具体的，主节点装置101可以控制
进入初始化总线模式的次数及相关逻辑处理。
[0127] 在进行总线初始化过程后，即可开始正常工作模式：
[0128] 主节点装置101在高速实时总线系统10为正常工作模式下，向高速实时总线12的数据通道发送数据信号。
[0129] 从节点装置102从高速实时总线12的数据通道上获取数据信号，并解析数据信号的帧ID，判断数据信号的帧ID与预先设置的从节点装置自身的地址编号是否对应；在数据
信号的帧ID与预先设置的从节点装置自身的地址编号对应时，根据数据信号的数据区中的
实际数据内容进行数据处理，形成数据处理结果。
[0130] 主节点装置101向高速实时总线12的数据通道发送与数据信号的帧ID相同的另一数据信号。
[0131] 从节点装置102从高速实时总线12的数据通道上获取另一数据信号，并将数据处理结果叠加到另一数据信号的数据帧上，并传输到高速实时总线12的数据通道上，使得主
节点装置101从高速实时总线12的数据通道上获得数据处理结果。
[0132] 另外，若数据通道的数据量过大，已经不能满足系统实时性的要求时，可以将基本数据通道分为两个或两个以上的数据通道，从而可以将数据量分摊到多个数据通道上，从
而可降低单个数据通道的数据量。此处称这种方式为扩展总线方式：
[0133] 对于多个数据通道，扩展的数据通道与基本的数据通道是同源、同径，所以在总线初始化的流程完成的同时从节点装置的工作时钟和扩展的数据通道的相位关系也应该是
正确的。在工作时钟不能正确采样扩展的数据通道数据时，需要为扩展的数据通道额外建
立独立的工作时钟，此时按照上述的过程即可实现扩展的数据通道的总线初始化功能。
[0134] 对于采用扩展的数据通道(及多个数据通道的情况)，其过程为：
[0135] 主节点装置101在高速实时总线系统10为正常工作模式下，向高速实时总线12的数据通道发送控制数据信号；该控制数据信号包括控制帧ID。
[0136] 从节点装置102从高速实时总线12的数据通道上获取控制数据信号，并将待传输数据叠加到控制帧ID对应的控制数据信号中，形成待传输数据信号，将待传输数据信号进
行分摊传输到高速实时总线12的多条数据通道上；待传输数据信号包括控制帧ID。
[0137] 除从节点装置102之外的其他一至多个从节点装置102从高速实时总线12的多条数据通道上获取控制帧ID对应的待传输数据信号，以获取待传输数据。
[0138] 这样，当其他一至多个从节点装置102需要一个数据源节点的待传输数据时，无需由主节点装置来获得数据源节点的数据再发送或者广播到多个从节点的方式，避免降低总
线信息交互的效率。而是采用上述由主节点装置控制帧ID，数据源节点将待传输数据按照
控制帧ID将数据叠加，从而其他一至多个从节点装置102可以直接获得总线上的数据。
[0139] 本发明提供的高速实时总线系统通过增加扩展数据通道的数量即可增加高速实时总线的带宽；通过提高总线时钟也可提高高速实时总线的带宽；通过提高高速实时总线
的位宽即可提高单帧数据的信息量。
[0140] 本发明所提供的高速实时总线系统中，各个节点装置通过高速实时总线构成一环形连接的拓扑结构；主节点装置通过时钟通道和数据通道分别向拓扑结构中主节点装置的
下一级从节点装置发送总线时钟信号和数据信号；各从节点装置接收各自的上一级节点装
置发送的总线时钟信号和数据信号，并根据总线时钟信号和数据信号进行数据处理以更新
数据信号并将总线时钟信号和更新后的数据信号发送到各自的下一级节点装置，或者对总
线时钟信号和数据信号进行直通到达各自的下一级节点装置；从而使得主节点装置获得拓
扑结构中各从节点装置的反馈信息；这样，主节点装置可以根据反馈信息确定各从节点装
置的状态。本发明中的各节点装置仅具有一个输入接口和一个输出接口，整个拓扑结构的
结构简单，数据信号在拓扑结构中传输速度快，实时性高；另外无需额外设置其他硬件器
件，成本相对较低，且通过增加数据通道数量即可进行扩展，扩展方式较为简单。可见，本发
明能够满足静态CT系统中的数据通信。
[0141] 对应于上述图1所示的高速实时总线系统，如图5所示，本发明实施例提供的用于高速实时总线系统的数据处理方法，包括如下步骤：
[0142] 步骤201、主节点装置通过时钟通道和数据通道分别向拓扑结构中主节点装置的下一级从节点装置发送总线时钟信号和数据信号。
[0143] 步骤202、各从节点装置接收各自的上一级节点装置发送的总线时钟信号和数据信号，并根据总线时钟信号和数据信号进行数据处理以更新数据信号并将总线时钟信号和
更新后的数据信号发送到各自的下一级节点装置，或者对总线时钟信号和数据信号进行直
通到达各自的下一级节点装置；使得主节点装置获得拓扑结构中各从节点装置的反馈信
息。
[0144] 步骤203、主节点装置根据反馈信息确定各从节点装置的状态。
[0145] 进一步的，如图6所示，该数据处理方法还可以包括：
[0146] 步骤301、在节点装置用于发送总线时钟信号和数据信号时，节点装置通过信号处理模块，采用节点装置自身的工作时钟将并行数据按预设协议策略转换为串行数据。
[0147] 步骤302、通过信号后处理模块将节点装置自身的工作时钟根据高速实时总线的电平方式降频到总线时钟，形成总线时钟信号。
[0148] 其中，总线时钟和工作时钟的相位关系保持同相。
[0149] 步骤303、通过输出端口将总线时钟信号和串行数据分别同步发送到时钟通道和数据通道。
[0150] 进一步的，如图7所示，该数据处理方法还可以包括：
[0151] 步骤401、在节点装置用于接收总线时钟信号和数据信号时，节点装置，通过输入端口，分别接收时钟通道和数据通道的总线时钟信号和串行数据。
[0152] 步骤402、通过信号预处理模块将总线时钟信号所表示的总线时钟根据高速实时总线的电平方式倍频到节点装置自身的工作时钟。
[0153] 其中，工作时钟和总线时钟的相位关系保持同相。
[0154] 步骤403、通过信号处理模块采用节点装置自身的工作时钟将串行数据按预设协议策略转换为并行数据。
[0155] 具体的，高速实时总线的电平方式可以包括单端形式、差分形式、单倍数据速率形式以及双倍数据速率形式。
[0156] 在高速实时总线的电平方式采用单端形式、差分形式或单倍数据速率形式时，工作时钟是总线时钟的N倍频。
[0157] 在高速实时总线的电平方式采用双倍数据速率形式时，工作时钟是总线时钟的2N倍频。
[0158] 其中，N为并行数据的位数。
[0159] 具体地说，数据通道中的数据信号的数据帧格式包括帧ID、数据区以及校验位；帧ID用于表示预设模式的数据帧ID，以及数据信号所对应的从节点装置地址或者广播地址；
数据区用于表示数据信号中帧数据的实际数据内容；校验位为帧ID和数据区各位数的和取
反的结果。
[0160] 进一步的，如图8所示，该数据处理方法还可以包括：
[0161] 步骤501、主节点装置生成总线时钟，将总线时钟发送到高速实时总线的时钟通道；生成进入初始化总线模式数据帧，并将进入初始化总线模式数据帧连续发送到高速实
时总线的数据通道。
[0162] 其中，进入初始化总线模式数据帧被连续发送的次数大于等于从节点装置的数量。
[0163] 步骤502、从节点装置从高速实时总线的数据通道上获取进入初始化总线模式数据帧，并进入总线初始化模式。
[0164] 步骤503、主节点装置生成特征码数据帧，并连续发送特征码数据帧到高速实时总线的数据通道。
[0165] 其中，特征码数据帧被连续发送的次数大于等于从节点装置的数量。
[0166] 步骤504、从节点装置从高速实时总线的数据通道上获取特征码数据帧；调整从节点装置自身的工作时钟相位，以使得该从节点装置收到的数据帧内容与特征码数据帧中的
特征码一致。
[0167] 步骤505、主节点装置生成退出初始化总线模式数据帧，并连续发送退出初始化总线模式数据帧到高速实时总线的数据通道。
[0168] 其中，退出初始化总线模式数据帧被连续发送的次数大于等于从节点装置的数量。
[0169] 步骤506、从节点装置从高速实时总线的数据通道上获取退出初始化总线模式数据帧，并退出初始化总线模式，进入正常工作模式。
[0170] 步骤507、主节点装置根据拓扑结构中各从节点装置的反馈信息确定各从节点装置是否进入正常工作模式；若各从节点装置均进入正常工作模式，则控制高速实时总线系
统进入正常工作模式；若各从节点装置中存在未进入正常工作模式的从节点装置，则控制
高速实时总线再次进入初始化总线模式。
[0171] 进一步的，如图9所示，该数据处理方法还可以包括：
[0172] 步骤601、主节点装置在高速实时总线系统为正常工作模式下，向高速实时总线的数据通道发送数据信号。
[0173] 步骤602、从节点装置从高速实时总线的数据通道上获取数据信号，并解析数据信号的帧ID，判断数据信号的帧ID与预先设置的从节点装置自身的地址编号是否对应；在数
据信号的帧ID与预先设置的从节点装置自身的地址编号对应时，根据数据信号的数据区中
的实际数据内容进行数据处理，形成数据处理结果。
[0174] 步骤603、主节点装置向高速实时总线的数据通道发送与数据信号的帧ID相同的另一数据信号。
[0175] 步骤604、从节点装置从高速实时总线的数据通道上获取另一数据信号，并将数据处理结果叠加到另一数据信号的数据帧上，并传输到高速实时总线的数据通道上，使得主
节点装置从高速实时总线的数据通道上获得数据处理结果。
[0176] 进一步的，如图10所示，该数据处理方法还可以包括：
[0177] 步骤701、主节点装置在高速实时总线系统为正常工作模式下，向高速实时总线的数据通道发送控制数据信号；控制数据信号包括控制帧ID。
[0178] 步骤702、从节点装置从高速实时总线的数据通道上获取控制数据信号，并将待传输数据叠加到控制帧ID对应的控制数据信号中，形成待传输数据信号，将待传输数据信号
进行分摊传输到高速实时总线的多条数据通道上；待传输数据信号包括控制帧ID。
[0179] 步骤703、除从节点装置之外的一至多个从节点装置从高速实时总线的多条数据通道上获取控制帧ID对应的待传输数据信号，以获取待传输数据。
[0180] 本发明所提供的高速实时总线系统及其数据处理方法中，各个节点装置通过高速实时总线构成一环形连接的拓扑结构；主节点装置通过时钟通道和数据通道分别向拓扑结
构中主节点装置的下一级从节点装置发送总线时钟信号和数据信号；各从节点装置接收各
自的上一级节点装置发送的总线时钟信号和数据信号，并根据总线时钟信号和数据信号进
行数据处理以更新数据信号并将总线时钟信号和更新后的数据信号发送到各自的下一级
节点装置，或者对总线时钟信号和数据信号进行直通到达各自的下一级节点装置；从而使
得主节点装置获得拓扑结构中各从节点装置的反馈信息；这样，主节点装置可以根据反馈
信息确定各从节点装置的状态。本发明中的各节点装置仅具有一个输入接口和一个输出接
口，整个拓扑结构的结构简单，数据信号在拓扑结构中传输速度快，实时性高；另外无需额
外设置其他硬件器件，成本相对较低，且通过增加数据通道数量即可进行扩展，扩展方式较
为简单。可见，本发明能够满足静态CT系统中的数据通信要求。
[0181] 以上对本发明所提供的高速实时总线系统及其数据处理方法进行了详细的说明。对本领域的一般技术人员而言，在不背离本发明实质精神的前提下对它所做的任何显而易
见的改动，都将属于本发明专利权的保护范围。
