一种沟槽栅电荷存储型IGBT及其制作方法

摘要

一种沟槽栅电荷存储型IGBT及其制作方法，属于功率半导体器件技术领域。通过减小传统沟槽栅电荷存储型IGBT结构中发射区沿基区顶层延伸的深度，并引入分裂沟槽栅结构，所述分裂沟槽栅结构包括栅电极及其周侧栅介质层和位于栅电极底部且通过栅介质层相连的分裂电极及其周侧分裂电极介质层，所述分裂电极与发射极金属等电位。本发明提出的器件结构在避免电荷存储层的掺杂浓度和厚度对器件耐压的限制的同时，改善了器件的短路安全工作区、温度特性、器件正向导通压降Vceon与关断损耗Eoff之间的折中关系、避免了器件开启动态过程中的电流、电压振荡和EMI问题，提高了器件的可靠性。

权利要求

1.一种沟槽栅电荷存储型IGBT，其二分之一元胞包括自下而上依次层叠设置的集电极金属(14)、第一导电类型半导体集电区(13)、第二导电类型半导体漂移区(9)和发射极金属(1)；所述第二导电类型半导体漂移区(9)的顶层具有第二导电类型半导体电荷存储层(6)；

第一导电类型半导体基区(5)位于第二导电类型半导体电荷存储层(6)的顶层；第一导电类型半导体体接触区(4)和第二导电类型半导体发射区(3)相互独立且并列位于第一导电类型半导体基区(5)的顶层，其特征在于：第二导电类型半导体发射区(3)在第一导电类型半导体基区(5)顶层的延伸深度小于第一导电类型半导体基区(5)在第二导电类型半导体电荷存储层(6)顶层的延伸深度；所述第二导电类型半导体漂移区(9)的顶层还具有分裂沟槽栅结构，所述分裂沟槽栅结构包括栅电极(71)、设于栅电极(71)周侧的栅介质层(72)、分裂电极(81)及设于分裂电极(81)周侧的分裂电极介质层(82)，所述分裂电极(81)和所述栅电极(71)在器件中的延伸方向一致；所述栅电极(71)自器件顶层向下穿入的深度小于第二导电类型半导体电荷存储层(6)的结深，分裂电极(81)位于栅电极(71)的底部且分裂电极(81)与栅电极(71)通过栅介质层(72)相连，分裂电极(81)向下穿入的深度大于第二导电类型半导体电荷存储层(6)的结深；栅电极(71)与第二导电类型半导体发射区(3)、第一导电类型半导体基区(5)和第二导电类型半导体电荷存储层(6)之间通过栅介质层(72)相连；分裂电极(81)至少与第二导电类型半导体电荷存储层(6)和第二导电类型半导体漂移区(9)之间通过分裂电极介质层(82)相连；栅电极(71)及其周侧的栅介质层(72)的上表面具有隔离介质层(2)；隔离介质层(2)、第一导电类型半导体体接触区(4)和第二导电类型半导体发射区(3)的上表面与发射极金属(1)相连。

2.根据权利要求1所述的一种沟槽栅电荷存储型IGBT，其特征在于：分裂电极(81)沿第二导电类型半导体漂移区(9)顶层延伸的深度大于栅电极(71)延伸的深度，使得分裂电极(81)半包围栅电极(71)及其周侧的栅介质层(72)设置，分裂电极(81)与栅电极(71)之间通过栅介质层(72)相连，分裂电极(81)与第一导电类型半导体体接触区(4)、第一导电类型半导体基区(5)之间通过分裂电极介质层(82)相连，分裂电极(81)与发射极金属(1)相连。

3.根据权利要求1所述的一种沟槽栅电荷存储型IGBT，其特征在于：栅电极(71)沿第二导电类型半导体漂移区(9)顶层延伸的深度等于分裂电极(81)延伸的深度，并且分裂电极(81)一部分位于栅电极(71)下方，其另一部分位于器件顶层且与栅电极(71)之间通过栅介质层(72)相连，所述栅电极(71)沿器件顶层延伸的宽度小于分裂电极( 81) 延伸的宽度，分裂电极(81)与第一导电类型半导体体接触区(4)、第一导电类型半导体基区(5)之间通过分裂电极介质层(82)相连，分裂电极(81)与发射极金属(1)相连。

4.根据权利要求1所述的一种沟槽栅电荷存储型IGBT，其特征在于：所述第二导电类型半导体发射区(3)和第一导电类型半导体体接触区(4)位于第一导电类型半导体基区(5)顶层中央，并且所述分裂电极( 81) 位于栅电极( 71) 下方，第一导电类型半导体基区(5)与栅电极(71)之间通过栅介质层(72)相连。

5.根据权利要求4所述的一种沟槽栅电荷存储型IGBT，其特征在于：与第二导电类型半导体发射区(3)通过栅介质层(72)相连的栅电极(71)的厚度大于未与第二导电类型半导体发射区(3)相连的栅电极(71)的厚度。

6.根据权利要求1所述的一种沟槽栅电荷存储型IGBT，其特征在于：在分裂沟槽栅结构和/或沟槽集电极结构的底部还具有第一导电类型半导体层；所述第一导电类型半导体层横向延伸至第二导电类型半导体电荷存储层(6)下方的第二导电类型半导体漂移区(9)中。

7.根据权利要求1所述的一种沟槽栅电荷存储型IGBT，其特征在于：所述第一导电类型半导体集电区(13)中还具有N型区，形成RC-IGBT结构。

8.根据权利要求1所述的一种沟槽栅电荷存储型IGBT，其特征在于：所述第一导电类型半导体集电区(13)与第二导电类型半导体漂移区(9)之间还具有第二导电类型半导体场阻止层(12)，形成FS IGBT结构。

9.如权利要求1至8任一项所述的沟槽栅电荷存储型IGBT的制备方法，其特征在于，至少包括如下步骤：

步骤一：制作第二导电类型半导体漂移区(9)；

步骤二：通过预氧化、光刻、刻蚀、离子注入和高温退火工艺，在第二导电类型半导体漂移区(9)的正面制作第二导电类型半导体电荷存储层(6)及位于第二导电类型半导体电荷存储层(6)顶层的第一导电类型半导体基区(5)；

步骤三：通过光刻、刻蚀、热氧化、淀积工艺，在第二导电类型半导体电荷存储层(6)上刻蚀形成第一沟槽，所述第一沟槽的深度大于第二导电类型半导体电荷存储层(6)的结深；

在第一沟槽内壁形成分裂电极介质层(82)，然后在第一沟槽内淀积电极材料形成分裂电极(81)；

步骤四：通过光刻、刻蚀、热氧化、淀积工艺，在第二导电类型半导体漂移区(9)上刻蚀形成第二沟槽，所述第二沟槽的深度小于第二导电类型半导体电荷存储层(6)的结深，并且第一沟槽和第二沟槽沿器件顶层延伸的方向一致；在第二沟槽内壁形成栅介质层(72)，然后在第二沟槽内淀积电极材料形成栅电极(71)，所述栅电极(71)及其周侧的栅介质层(72)以及分裂电极(81)及其周侧的分裂电极介质层(82)形成分裂沟槽栅结构；

步骤五：通过光刻、刻蚀、离子注入和高温退火工艺，在第一导电类型半导体基区(5)的顶层制作相互独立且并列设置的第一导电类型半导体体接触区(4)和第二导电类型半导体发射区(3)；所述第二导电类型半导体发射区(3)在第一导电类型半导体基区(5)顶层的延伸深度小于第一导电类型半导体基区(5)在第二导电类型半导体电荷存储层(6)顶层的延伸深度，所述第二导电类型半导体发射区(3)靠近栅电极(71)设置且通过栅介质层(72)与栅电极(71)相连；

步骤六：通过光刻、刻蚀和淀积工艺，在栅电极(71)及栅介质层(72)的上表面形成隔离介质层(2)；

步骤七：表面淀积金属，通过光刻、刻蚀工艺在隔离介质层(2)、第一导电类型半导体体接触区(4)和第二导电类型半导体发射区(3)的上表面形成发射极金属(1)；

步骤八：翻转半导体器件，减薄半导体的厚度，通过离子注入和高温退火工艺，在第二导电类型半导体漂移区(9)背面注入第一导电类型杂质形成第一导电类型半导体集电区(13)；

步骤九：背面淀积金属，在第一导电类型半导体集电区(13)上形成集电极金属(14)；至此制得沟槽栅电荷存储型IGBT器件。

10.根据权利要求1至9任一项所述的一种沟槽栅电荷存储型IGBT，其特征在于：第一导电类型半导体为P型半导体，第二导电类型半导体为N型半导体；或者第一导电类型半导体为N型半导体，第二导电类型半导体为P型半导体。

说明书

一种沟槽栅电荷存储型IGBT及其制作方法

技术领域

[0001] 本发明属于功率半导体器件技术领域，特别涉及一种沟槽栅电荷存储型绝缘栅双极型晶体管(CSTBT)。

背景技术

[0002] 绝缘栅双极型晶体管(IGBT)是基于功率MOSFET和功率双极结型晶体管(BJT)的研究发展出来的新型电力电子器件，等效为双极结型晶体管(BJT)驱动的MOSFET。IGBT兼具功率MOSFET结构和双极结型晶体管(BJT)结构的优点：既具有功率MOSFET易于驱动、输入阻抗低、开关速度快的优点，又具有双极结型晶体管(BJT)通态电流密度大、导通压降低、损耗小、稳定性好的优点。基于这些优异的器件特性，近年来IGBT已经成为广泛应用于中高压领域的主流功率器件，例如电动汽车、电机驱动，并网技术，储能电站，AC/DA转换和变频调速等。

[0003] 自IGBT发明以来，人们一直致力于改善IGBT的综合性能，经过三十几年的发展，业界相继提出了七代IGBT结构来不断提升器件的性能。最初的NPT型IGBT结构也称为对称型IGBT结构，正向阻断和反向阻断状态均主要由轻掺杂的N型漂移区耐压，因此具有相等的正向击穿电压和反向击穿电压，但是为了保证耐压，需要N型漂移区掺杂浓度低且厚度大，这会导致正向导通电压的增大，开关特性变差，同时正向导通电压和关断损耗之间的折中特性恶化。后来，IGBT发展出了带FS层的结构，N型FS层的掺杂浓度高于N型漂移区的掺杂浓度，同等耐压能力下FS-IGBT结构具有更薄的漂移区的厚度，漂移区发生穿通后FS层可承受部分阻断电压，从而减小了器件的导通压降，提高器件的开关速度；但是FS-IGBT结构在反向耐压时，反向电压主要由P型集电区和N型FS层形成的PN结来承受，反向击穿电压低，在反向阻断应用时器件的性能下降，在需要IGBT具有逆阻能力的应用场合，不得不串联一个高压二极管实现反向耐压，这增加了成本，降低了系统的性能和可靠性。第七代IGBT结构——沟槽栅电荷存储型绝缘栅双极型晶体管(CSTBT)是通过在P型基区下方引入具有较高掺杂浓度和一定厚度的N型电荷存储层来在P型基区下方引入空穴势垒，使得器件靠近发射极端的空穴浓度大大提升，而根据电中性要求将大大增加此处电子浓度，以此改善整个N型漂移区的载流子浓度分布，增强N型漂移区的电导调制效应，使IGBT获得了更低的正向导通压降以及更优的正向导通压降与关断损耗的折中关系。随着N型电荷存储层掺杂浓度越高，CSTBT电导调制效应改善越大，器件的正向导通特性也就越好。然而，随着N型电荷存储层掺杂浓度的不断提高，会造成CSTBT器件击穿电压显著降低，这限制了N型电荷存储层的掺杂浓度和厚度。此外采用沟槽栅IGBT结构消除了平面栅IGBT结构的JFET区电阻，进而获得更高了的MOS沟道密度，使得器件的特性获得显著提高。如图1所示为传统FS CSTBT器件结构，为了有效屏蔽N型电荷存储层的不利影响，获得更高的器件耐压，主要采用如下两种方式：

[0004] (1)深的沟槽栅深度，通常使沟槽栅的深度大于N型电荷存储层的结深；

[0005] (2)小的元胞宽度，即提高MOS结构沟道密度使沟槽栅间距尽可能小；

[0006] 方式(1)实施的同时会增加栅极-发射极电容和栅极-集电极电容，而IGBT的开关过程本质上就是对栅极电容进行充/放电的过程，故此，栅极电容的增加会使得充/放电时间增长，进而造成开关速度降低。因而，深的沟槽栅深度将会降低器件开关速度、增大器件开关损耗，影响到器件导通压降和开关损耗的折中特性；而方式(2)的实施一方面将增大器件的栅极电容，导致器件开关速度降低、开关损耗增大，影响器件导通压降与开关损耗的折中特性，另一方面大的沟道密度还将增加器件的饱和电流密度，使器件短路安全工作区(SCSOA)变差。另外，沟槽栅结构中的栅氧化层是通过一次热氧化在沟槽中形成，为了保证一定的阈值电压，因此要求整个栅氧化层的厚度均较小，然而MOS电容大小与氧化层的厚度成反比，这就使得传统CSTBT器件中的栅极电容显著增加，同时沟槽底部的电场集中效应会降低器件的击穿电压，造成器件的可靠性较差。

发明内容

[0007] 鉴于上文所述，本发明的目的在于：针对现有技术中的不足，提供一种沟槽栅电荷存储型IGBT及其制作方法，通过减小发射区沿器件顶层延伸的深度并引入分裂沟槽栅结构，在避免电荷存储层的掺杂浓度和厚度对器件耐压的限制的同时，改善了器件的短路安全工作区、改善了温度特性、改善了器件正向导通压降Vceon与关断损耗Eoff之间的折中关系、避免了器件开启动态过程中的电流、电压振荡和EMI问题，提高了器件的可靠性。

[0008] 为了实现上述目的，本发明采用如下技术方案：

[0009] 一方面，本发明提供了一种沟槽栅电荷存储型IGBT，其二分之一元胞包括自下而上依次层叠设置的集电极金属14、第一导电类型半导体集电区13、第二导电类型半导体漂移区9和发射极金属1；所述第二导电类型半导体漂移区9的顶层分别具有第二导电类型半导体电荷存储层6、第一导电类型半导体基区5、第一导电类型半导体体接触区4和第二导电类型半导体发射区3；所述第一导电类型半导体基区5位于第二导电类型半导体电荷存储层6的顶层；第一导电类型半导体体接触区4和第二导电类型半导体发射区3相互独立且并列位于第一导电类型半导体基区5的顶层，其特征在于：第二导电类型半导体发射区3在第一导电类型半导体基区5顶层的延伸深度小于第一导电类型半导体基区5在第二导电类型半导体电荷存储层6顶层的延伸深度；所述第二导电类型半导体漂移区9的顶层还具有分裂沟槽栅结构，所述分裂沟槽栅结构包括栅电极71、设于栅电极71周侧的栅介质层72、分裂电极
81及设于分裂电极81周侧的分裂电极介质层82，所述分裂电极81和所述栅电极71在器件中的延伸方向一致；及其周侧的栅介质层72和分裂电极81及其周侧的分裂电极介质层82；所述栅电极71自器件顶层向下穿入的深度小于第二导电类型半导体电荷存储层6的结深，分裂电极81向下穿入的深度大于第二导电类型半导体电荷存储层6的结深；栅电极71与第二导电类型半导体发射区3、第一导电类型半导体基区5和第二导电类型半导体电荷存储层6之间通过栅介质层72相连；分裂电极81至少与第二导电类型半导体电荷存储层6和第二导电类型半导体漂移区9之间通过分裂电极介质层82相连；栅电极71及其周侧的栅介质层72的上表面具有隔离介质层2；隔离介质层2、第一导电类型半导体体接触区4和第二导电类型半导体发射区3的上表面与发射极金属1相连。

[0010] 进一步地，所述分裂电极81与发射极金属1等电位。

[0011] 进一步地，分裂电极81与发射极金属1等电位。

[0012] 进一步地，分裂电极81沿第二导电类型半导体漂移区9顶层延伸的深度大于栅电极71延伸的深度，使得分裂电极81半包围栅电极71及其周侧的栅介质层72设置，分裂电极81与栅电极71之间通过栅介质层72相连，此时，分裂电极81与第一导电类型半导体体接触区4、第一导电类型半导体基区5之间通过分裂电极介质层82相连。

[0013] 进一步地，栅电极71沿第二导电类型半导体漂移区9顶层延伸的深度等于分裂电极81延伸的深度，并且分裂电极81一部分位于栅电极71下方，其另一部分位于器件顶层且与栅电极71之间通过栅介质层72相连，所述栅电极71沿器件顶层延伸的宽度小于分裂电极81延伸的宽度；此时，分裂电极81与第一导电类型半导体体接触区4、第一导电类型半导体基区5之间通过分裂电极介质层82相连；作为实施方式，所述分裂电极介质层82的厚度大于栅介质层72的厚度。

[0014] 进一步地，第二导电类型半导体发射区3和第一导电类型半导体体接触区4位于第一导电类型半导体基区5顶层中央，分裂电极81位于栅电极71下方，并且与第二导电类型半导体发射区3通过栅介质层72相连的栅电极71的厚度大于未与第二导电类型半导体发射区3相连的栅电极71的厚度，即栅介质层72在器件顶层中间部分的厚度小于其两端部分的厚度。由于MOS结构的阈值电压与氧化层厚度成反比，在相同的栅压条件下，该结构中与栅电极71通过栅介质层72连接的第一导电类型半导体基区5沿z轴方向的表面中央部分形成反型层，此时第一导电类型半导体基区5沿z轴方向的表面两端部分并不会形成反型层，这样就不会增大器件的沟道密度，从而不会影响到器件的短路安全工作区特性。

[0015] 进一步地，在分裂沟槽栅结构的底部还具有第一导电类型半导体层一10。

[0016] 作为优选方式，所述第一导电类型半导体层10横向延伸至第二导电类型半导体电荷存储层6下方的第二导电类型半导体漂移区9中。

[0017] 进一步地，所述第一导电类型半导体集电区13中还具有N型区，形成RC-IGBT结构。

[0018] 进一步地，所述第一导电类型半导体集电区13与第二导电类型半导体漂移区9之间还具有第二导电类型半导体场阻止层12，形成FS IGBT结构。

[0019] 更进一步地，当器件为FS IGBT结构，器件背部还具有贯穿第一导电类型半导体集电区13和第二导电类型半导体场阻止层12进入第二导电类型半导体漂移区9中的沟槽集电极结构11。

[0020] 具体地，所述沟槽集电极结构包括沟槽集电极111及其周侧的沟槽集电极介质层112，所述沟槽集电极111与金属集电极14等电位，所述沟槽集电极111通过沟槽集电极介质层112与第一导电类型半导体集电区13、第二导电类型半导体场阻止层12和第二导电类型半导体漂移区9相隔离。

[0021] 进一步地，在沟槽集电极结构的底部还具有第一导电类型半导体层二15。

[0022] 进一步地，器件所用半导体材料为Si、SiC、GaAs和GaN中任意一种或者多种，各结构可采用同种半导体材料或者不同种半导体材料相组合。

[0023] 进一步地，沟槽内的栅电极为多晶硅、SiC、GaAs和GaN中任意一种或者多种，各部分可采用同种材料或者不同种材料相组合。

[0024] 上述所有技术方案中，第一导电类型半导体为P型半导体，第二导电类型半导体为N型半导体；或者第一导电类型半导体为N型半导体，第二导电类型半导体为P型半导体。

[0025] 另一方面本发明提供了一种沟槽栅电荷存储型IGBT的制备方法，其特征在于，包括如下步骤：

[0026] 步骤一：制作第二导电类型半导体漂移区9；

[0027] 步骤二：通过预氧化、光刻、刻蚀、离子注入和高温退火工艺，在第二导电类型半导体漂移区9的正面制作第二导电类型半导体电荷存储层6及位于第二导电类型半导体电荷存储层6顶层的第一导电类型半导体基区5；

[0028] 步骤三：通过光刻、刻蚀、热氧化、淀积工艺，在第二导电类型半导体电荷存储层6上刻蚀形成第一沟槽，所述第一沟槽的深度大于第二导电类型半导体电荷存储层6的结深；在第一沟槽内壁形成分裂电极介质层82，然后在沟槽内淀积电极材料形成分裂电极81；

[0029] 步骤四：通过光刻、刻蚀、热氧化、淀积工艺，在第二导电类型半导体漂移区9上刻蚀形成第二沟槽，所述第二沟槽的深度小于第二导电类型半导体电荷存储层6的结深，并且第一沟槽和第二沟槽沿器件顶层延伸的方向一致；在第二沟槽内壁形成栅介质层72，然后在第二沟槽内淀积电极材料形成栅电极71，所述栅电极71及其周侧的栅介质层72以及分裂电极81及其周侧的分裂电极介质层82形成分裂沟槽栅结构；

[0030] 步骤五：通过光刻、刻蚀、离子注入和高温退火工艺，在第一导电类型半导体基区5的顶层制作相互独立且并列设置的第一导电类型半导体体接触区4和第二导电类型半导体发射区3；所述第二导电类型半导体发射区3在第一导电类型半导体基区5顶层的延伸深度小于第一导电类型半导体基区5在第二导电类型半导体电荷存储层6顶层的延伸深度，所述第二导电类型半导体发射区3靠近栅电极71设置且通过栅介质层72与栅电极71相连；

[0031] 步骤六：通过光刻、刻蚀和淀积工艺，在栅电极71及栅介质层72的上表面形成隔离介质层2；

[0032] 步骤七：表面淀积金属，通过光刻、刻蚀工艺在隔离介质层2、第一导电类型半导体体接触区4和第二导电类型半导体发射区3的上表面形成发射极金属1；

[0033] 步骤八：翻转半导体器件，减薄半导体的厚度，通过离子注入和高温退火工艺，在第二导电类型半导体漂移区9背面注入第一导电类型杂质形成第一导电类型半导体集电区13；

[0034] 步骤九：背面淀积金属，在第一导电类型半导体集电区13上形成集电极金属14；至此制得沟槽栅电荷存储型IGBT器件。

[0035] 进一步地，所述步骤五中形成第一导电类型半导体体接触区4可以在步骤二中在形成第一导电类型半导体基区5时一并形成或者分两步形成。

[0036] 进一步地，形成第一沟槽的步骤与形成第二导电类型半导体电荷存储层6和第一导电类型半导体基区5的顺序可交换。

[0037] 进一步地，通过控制第二沟槽沿器件顶层延伸的深度使其小于第一沟槽在器件中延伸的深度，形成第一沟槽半包围第二沟槽设置的结构。

[0038] 进一步地，通过控制第二沟槽沿器件顶层延伸的槽深，使得形成栅电极71沿器件顶层的延伸深度等于分裂电极81的延伸深度，但所述栅电极71在器件顶层两端的延伸宽度小于分裂电极81的延伸宽度，同时在器件顶层还保留部分分裂电极介质层82和一部分分裂电极81结构，并且在后续步骤七中在分裂电极81上表面淀积金属。

[0039] 进一步地，通过控制第二沟槽沿器件顶层延伸的宽度，使得在器件顶层没有分裂电极81和分裂电极介质层82结构，分裂电极81和分裂电极介质层82位于栅电极71底部；并且与第二导电类型半导体发射区3通过栅介质层72相连的栅电极71的厚度大于未与第二导电类型半导体发射区3相连的栅电极71的厚度。

[0040] 运用本发明提出的器件结构提高了器件的综合性能，改善了器件的可靠性，下面详细阐述本发明器件设计的原理：

[0041] 本发明通过减小发射区沿基区顶层延伸的深度来达到减小MOS结构的沟道密度的目的，随着发射区沿基区顶层延伸深度的的减小，与发射区通过栅介质层相连的栅电极且同向延伸的深度亦能减小，这样不仅降低饱和电流密度，改善器件的安全工作区SCSOA，而且可以提高导通电流的均匀性，进而提高器件的可靠性，并改善其温度特性，并且栅电极沿漂移区顶层和沿器件垂直方向延伸深度的减小，也有利于栅极电容的减小，特别是栅极-集电极电容，从而提高器件的开关速度、降低器件的开关损耗和对栅驱动电路能力的要求，改善器件正向导通压降Vceon和关断损耗Eoff之间的折中关系；同时，本发明采用分裂沟槽栅结构，引入的分裂电极能够对电荷存储层起到有效的电荷补偿作用，有效屏蔽电荷存储层的电场，避免了电荷存储层的掺杂浓度和厚度对器件耐压的限制，进而显著改善了器件漂移区的载流子浓度分布，从而改善器件正向导通压降Vceon和关断损耗Eoff之间的折中关系，使器件获得更宽的短路安全工作区SCSOA；另外，引入的分裂电极与发射极金属等电位，这样在器件开启动态过程中与通过分裂电极介质层与分裂电极相连的半导体表面不会形成积累或反型层，避免了器件在开启动态过程中出现负微分电容效应，从而避免器件开启动态过程中电流、电压振荡和EMI问题，提高了器件的可靠性，同时，分裂电极介质层的厚度能够加厚使其大于栅介质层的厚度，这样有利于改善沟槽底部的电场集中效应，提高器件的击穿电压，进一步提高了器件的可靠性。本发明提出器件的制作方法无需增加额外的工艺步骤，与传统沟槽栅电荷存储型IGBT制作方法兼容。

[0042] 本发明的有益效果是：

[0043] 本发明在减小MOS结构的沟道密度的同时提高了器件导通电流的均匀性，降低了器件的饱和电流密度，改善了器件的短路安全工作区；屏蔽了N型电荷存储层的电场，避免了N型电荷存储层掺杂浓度和厚度对器件耐压的限制，改善了器件漂移区的载流子浓度分布及器件正向导通压降Vceon与关断损耗Eoff之间的折中关系；提高了器件的开关速度，降低了器件的开关损耗和对栅驱动电路能力的要求；避免了器件在开启动态过程中出现负微分电容效应及器件开启动态过程中的电流、电压振荡和EMI问题；改善了沟槽底部的电场集中效应，提高了器件的击穿电压。本发明提供的制作方法不需要增加额外的工艺步骤，与传统沟槽栅电荷存储型IGBT的制作方法兼容。

附图说明

[0044] 图1是传统沟槽栅电荷存储型IGBT器件的二分之一元胞结构示意图；

[0045] 图2是传统沟槽栅电荷存储型IGBT器件制作正面结构时形成隔离介质层和发射极金属之前的结构示意图；

[0046] 图3是传统沟槽栅电荷存储型IGBT器件的二分之一元胞结构沿AB线的剖面示意图；

[0047] 图4是本发明实施例1提供的一种沟槽栅电荷存储型IGBT器件的二分之一元胞结构示意图；

[0048] 图5是本发明实施例1提供的一种沟槽栅电荷存储型IGBT器件去掉隔离介质层和发射极金属后的结构示意图；

[0049] 图6是本发明实施例1提供的一种沟槽栅电荷存储型IGBT器件的二分之一元胞结构沿AB线的剖面示意图；

[0050] 图7是本发明实施例1提供的一种沟槽栅电荷存储型IGBT器件的二分之一元胞结构沿CD线的剖面示意图；

[0051] 图8是本发明实施例2提供的一种沟槽栅电荷存储型IGBT器件的二分之一元胞结构示意图；

[0052] 图9是本发明实施例2提供的一种沟槽栅电荷存储型IGBT器件去掉隔离介质层和发射极金属后的结构示意图；

[0053] 图10是本发明实施例2提供的一种沟槽栅电荷存储型IGBT器件的二分之一元胞结构沿AB线的剖面示意图；

[0054] 图11是本发明实施例2提供的一种沟槽栅电荷存储型IGBT器件的二分之一元胞结构沿CD线的剖面示意图；

[0055] 图12是本发明实施例2提供的一种沟槽栅电荷存储型IGBT器件的二分之一元胞结构沿EF线的剖面示意图；

[0056] 图13是本发明实施例2提供的一种沟槽栅电荷存储型IGBT器件的二分之一元胞结构沿GH线的剖面示意图；

[0057] 图14是本发明实施例3提供的一种沟槽栅电荷存储型IGBT器件的二分之一元胞结构示意图；

[0058] 图15是本发明实施例3提供的一种沟槽栅电荷存储型IGBT器件去掉隔离介质层和发射极金属后的结构示意图；

[0059] 图16是本发明实施例3提供的一种沟槽栅电荷存储型IGBT器件的二分之一元胞结构沿AB线的剖面示意图；

[0060] 图17是本发明实施例3提供的一种沟槽栅电荷存储型IGBT器件的二分之一元胞结构沿CD线的剖面示意图；

[0061] 图18是本发明实施例3提供的一种沟槽栅电荷存储型IGBT器件的二分之一元胞结构沿EF线的剖面示意图；

[0062] 图19是本发明实施例3提供的一种沟槽栅电荷存储型IGBT器件的二分之一元胞结构沿GH线的剖面示意图；

[0063] 图20是本发明实施例4提供的一种沟槽栅电荷存储型IGBT器件的二分之一元胞结构示意图；

[0064] 图21是本发明实施例4提供的一种沟槽栅电荷存储型IGBT器件去掉隔离介质层和发射极金属后的结构示意图；

[0065] 图22是本发明实施例4提供的一种沟槽栅电荷存储型IGBT器件的二分之一元胞结构沿AB线的剖面示意图；

[0066] 图23是本发明实施例4提供的一种沟槽栅电荷存储型IGBT器件的二分之一元胞结构沿CD线的剖面示意图；

[0067] 图24是本发明实施例4提供的一种沟槽栅电荷存储型IGBT器件的二分之一元胞结构沿EF线的剖面示意图；

[0068] 图25是本发明实施例4提供的一种沟槽栅电荷存储型IGBT器件的二分之一元胞结构沿GH线的剖面示意图；

[0069] 图26是本发明实施例5提供的一种沟槽栅电荷存储型IGBT器件的二分之一元胞结构示意图；

[0070] 图27是本发明实施例5提供的一种沟槽栅电荷存储型IGBT器件去掉隔离介质层和发射极金属后的结构示意图；

[0071] 图28是本发明实施例5提供的一种沟槽栅电荷存储型IGBT器件的二分之一元胞结构沿AB线的剖面示意图；

[0072] 图29是本发明实施例5提供的一种沟槽栅电荷存储型IGBT器件的二分之一元胞结构沿CD线的剖面示意图；

[0073] 图30是本发明实施例5提供的一种沟槽栅电荷存储型IGBT器件的二分之一元胞结构沿EF线的剖面示意图；

[0074] 图31是本发明实施例5提供的一种沟槽栅电荷存储型IGBT器件的二分之一元胞结构沿GH线的剖面示意图；

[0075] 图32是本发明实施例6提供的一种沟槽栅电荷存储型IGBT器件的二分之一元胞结构示意图；

[0076] 图33是本发明实施例6提供的一种沟槽栅电荷存储型IGBT器件去掉隔离介质层和发射极金属后的结构示意图；

[0077] 图34是本发明实施例6提供的一种沟槽栅电荷存储型IGBT器件的二分之一元胞结构沿AB线的剖面示意图；

[0078] 图35是本发明实施例6提供的一种沟槽栅电荷存储型IGBT器件的二分之一元胞结构沿CD线的剖面示意图；

[0079] 图36是本发明实施例6提供的一种沟槽栅电荷存储型IGBT器件的二分之一元胞结构沿EF线的剖面示意图；

[0080] 图37是本发明实施例6提供的一种沟槽栅电荷存储型IGBT器件的二分之一元胞结构沿GH线的剖面示意图；

[0081] 图38是本发明实施例1提供的一种沟槽栅电荷存储型IGBT器件形成分裂沟槽栅结构的沟槽后的二分之一元胞结构示意图；

[0082] 图39是本发明实施例1提供的一种沟槽栅电荷存储型IGBT器件形成分裂电极介质层后的二分之一元胞结构示意图；

[0083] 图40是本发明实施例1提供的一种沟槽栅电荷存储型IGBT器件形成分裂电极后的二分之一元胞结构示意图；

[0084] 图41是本发明实施例1提供的一种沟槽栅电荷存储型IGBT器件形成栅极沟槽后的二分之一元胞结构示意图；

[0085] 图42是本发明实施例1提供的一种沟槽栅电荷存储型IGBT器件形成栅介质层后的二分之一元胞结构示意图；

[0086] 图43是本发明实施例1提供的一种沟槽栅电荷存储型IGBT器件形成栅电极后的二分之一元胞结构示意图；

[0087] 图44是本发明实施例1提供的一种沟槽栅电荷存储型IGBT器件形成N+发射区后的二分之一元胞结构示意图；

[0088] 图45是本发明实施例1提供的一种沟槽栅电荷存储型IGBT器件形成隔离介质层后的二分之一元胞结构示意图；

[0089] 图46是本发明实施例1提供的一种沟槽栅电荷存储型IGBT器件完成全部工序后的二分之一元胞结构示意图；

[0090] 图47是本发明实施例3提供的一种沟槽栅电荷存储型IGBT器件形成第二沟槽后的二分之一元胞结构示意图；

[0091] 图48是本发明实施例3提供的一种沟槽栅电荷存储型IGBT器件形成第三沟槽后的二分之一元胞结构示意图；

[0092] 图49是本发明实施例3提供的一种沟槽栅电荷存储型IGBT器件形成第二栅电极后的二分之一元胞结构示意图；

[0093] 图50是本发明实施例3提供的一种沟槽栅电荷存储型IGBT器件形成N+发射区以及P+体接触区后的二分之一元胞结构示意图；

[0094] 图51是本发明实施例3提供的一种沟槽栅电荷存储型IGBT器件形成隔离介质层后的二分之一元胞结构示意图；

[0095] 图中：1为发射极金属，2为隔离介质层，3为N+发射区，4为P+体接触区，5为P型基区，6为N型电荷存储层，71为栅电极，72为栅介质层，81为分裂电极，82为分裂电极介质层，9为N型漂移区，10为第一P型层，111为沟槽集电极电极，112为沟槽集电极介质层，12为N型场阻止层，13为P型集电区，14为集电极金属，15为第二P型层。

具体实施方式

[0096] 下面结合说明书附图和具体实施例对本发明的原理和特性进行详细的阐述：

[0097] 在附图中相同的标号表示相同或者相似的组件或者元素。本发明提供的沟槽栅电荷存储型IGBT器件可以是N沟道器件，也可以是P沟道器件，下面以N沟道器件为例进行说明，所属领域技术人员在公开N沟道器件的基础上能够清楚P沟道器件的结构及工作原理。

[0098] 实施例1：

[0099] 一种沟槽栅电荷存储型IGBT，其二分之一元胞如图4所示，其沿AB线和CD线的剖面如图6和图7所示，以二分之一元胞任一拐点为原点建立三维坐标系，四分之一元胞的底面相交于所述拐点的两条边分别作为x轴和z轴，过所述拐点且垂直于所述底面的直线作为y轴，x，y，z轴的方向参见图4；

[0100] 所述二分之一元胞包括自下而上依次层叠设置的集电极金属14、P型集电区13、N型漂移区9和发射极金属1；所述N型漂移区9顶层分别具有N型电荷存储层6、P型基区5、P+体接触区4和N+发射区3；所述P型基区5位于N型电荷存储层6的顶层；P+体接触区4和N+发射区3相互独立且并列位于P型基区5的顶层，其特征在于：N+发射区3在P型基区5顶层的延伸深度小于P型基区5在N型电荷存储层6顶层的延伸深度；所述P型漂移区9的顶层还具有分裂沟槽栅结构，所述分裂沟槽栅结构包括栅电极71及其周侧的栅介质层72和分裂电极81及其周侧的分裂电极介质层82；所述栅电极71自器件顶层向下穿入的深度小于N型电荷存储层6的结深，分裂电极81和栅电极71在N型漂移区9顶层的延伸方向一致，均是沿如附图4中z轴方向延伸，并且分裂电极81的延伸深度大于栅电极71的延伸深度，使得分裂电极81半包围栅电极71及其周侧的栅介质层72设置，分裂电极81位于栅电极71的底部且分裂电极81与栅电极71之间通过栅介质层72相连，分裂电极81向下穿入的深度大于N型电荷存储层6的结深N型；栅电极71与N+发射区3、所述P型基区5和N型电荷存储层6之间通过栅介质层72相连；分裂电极81与P+体接触区、P型基区5、N型电荷存储层6和N型漂移区9之间通过分裂电极介质层82相连；栅电极71及其周侧的栅介质层72的上表面具有隔离介质层2；分裂电极81、隔离介质层2、P+体接触区4和N+发射区3的上表面与发射极金属1相连。

[0101] 本实施例中，P+体接触区4沿z轴方向的尺寸为1～5μm，沿y轴方向的尺寸即结深为0.1～0.3μm；所述P型基区5沿x轴方向的尺寸为2～10μm，沿y轴的尺寸即结深为0.3～1μm；
所述N型电荷存储层6沿y轴的尺寸即结深为0.5～1μm；所述栅电极71沿y轴的深度为0.6～
1.6um；所述分裂沟槽栅结构的槽深为4～8μm。

[0102] 实施例2：

[0103] 一种沟槽栅电荷存储型IGBT，其二分之一元胞如图8所示，其沿AB线、CD线、EF线和GH线的剖面如图10至13所示，坐标系的建立方式同实施例1，具体参见图8；

[0104] 本实施例与实施例1的不同在于：本实施例的栅电极71在N型漂移区9顶层的延伸深度等于分裂电极81的延伸深度，但所述栅电极71在器件顶层两端的延伸宽度小于分裂电极81的延伸宽度，同时在器件顶层还保留部分分裂电极介质层82和一部分分裂电极81结构；所述分裂电极介质层82的厚度大于栅介质层72的厚度。

[0105] 本实施例通过保留器件顶层一部分分裂电极81和分裂电极介质层82，从而不会改变器件沟道密度，影响短路安全工作区特性，同时改变栅电极71沿N型漂移区9顶层的延伸深度，并使栅电极71沿z轴方向贯穿N型漂移区9，形成了更好的电极引出方式，更利于工艺实现，同时减小了寄生效应，提高了器件的可靠性。

[0106] 实施例3：

[0107] 一种沟槽栅电荷存储型IGBT，其二分之一元胞如图14所示，其沿AB线、CD线、EF线和GH线的剖面如图16至19所示，坐标系的建立方式同实施例1，具体参见图14；

[0108] 本实施例与实施例2的不同在于：本实施例在器件顶层没有设置分裂电极81和分裂电极介质层82结构，分裂电极81和分裂电极介质层82是位于栅电极71底部，N+发射区3和P+体接触区4沿z轴方向的深度相等且小于P型基区5沿z轴方向的深度，同时与N+发射区3通过栅介质层72相连的栅电极71的厚度大于未与N+发射区3相连的栅电极71的厚度[0109] 本实施例通过改变栅电极71的宽度，使得在相同的栅压下，与栅电极71通过栅介质层72连接的P型基区5表面沿z轴方向的在中间部分形成反型层时其两端部分并不会形成反型层，这样也不会增大器件的沟道密度，不会影响器件的短路安全工作区特性，同时栅电极沿z轴方向贯穿N型漂移区9的设置形成了更好的电极引出方式，更利于工艺实现，同时减小了寄生效应，提高了器件的可靠性。

[0110] 实施例4：

[0111] 一种沟槽栅电荷存储型IGBT，其二分之一元胞如图20所示，其沿AB线、CD线、EF线和GH线的剖面如图22至25所示，坐标系的建立方式同实施例1，具体参见图20；

[0112] 本实施例除了在分裂沟槽栅结构底部引入第一P型层10之外，其余结构均与实施例3相同；所述第一P型层10的结深为0.5～1μm。

[0113] 本实施例引入了通过分裂电极介质层82与分裂电极81相连的第一P型层10，且第一P型层10向两侧横向延伸至N型电荷存储层6下方的N型漂移区9中，以此屏蔽了N型电荷存储层中负电荷的影响，降低了栅极电容，同时改善了沟槽底部电场集中，提高了器件的击穿电压和可靠性。

[0114] 实施例5：

[0115] 一种沟槽栅电荷存储型IGBT，其二分之一元胞如图26所示，其沿AB线、CD线、EF线和GH线的剖面如图28至31所示，坐标系的建立方式同实施例1，具体参见图26；

[0116] 本实施例除了在器件背部引入贯穿N型场阻止层12和P型集电区13的沟槽集电极结构11之外，其余结构均与实施例4相同。

[0117] 本实施例引入的沟槽集电极结构11包括沟槽集电极111及其周侧的沟槽集电极介质层112，所述沟槽集电极111与金属集电极14等电位，所述沟槽集电极111通过沟槽集电极介质层112与P型集电区13、N型场阻止层12和N型漂移区9相隔离。作为优选实施方式，沟槽集电极介质层112的厚度大于栅介质层72的厚度，这样使得器件在反向阻断状态下的反向电压不仅由P型集电区13和N型场阻止层12形成的反偏PN结来承受，同时与沟槽集电极结构接触的N型场阻止层12表面会形成耗尽层也可以承受部分反向电压，沟槽亦能承受部分反向电压，从而可以大大提高器件的反向击穿电压，提高器件的可靠性，解决了传统结构由于FS层的存在致使器件的反向击穿电压比正向击穿电压低，在交流应用时器件耐压下降的问题。

[0118] 实施例6：

[0119] 一种沟槽栅电荷存储型IGBT，其二分之一元胞如图32所示，其沿AB线、CD线、EF线和GH线的剖面如图34至37所示，坐标系的建立方式同实施例1，具体参见图32；

[0120] 本实施例除了在沟槽集电极结构底部引入第二P型层15之外，其余结构均与实施例5相同；所述第二P型层15的结深为0.5～1μm。

[0121] 本实施例引入了通过沟槽集电极介质层112与沟槽集电极电极111相连的第二P型层15，以此改善了沟槽底部电场集中，提高了器件的反向击穿电压和可靠性。

[0122] 实施例7：

[0123] 一种沟槽栅电荷存储型IGBT，在实施例1的结构基础上在P型集电极区13内引入N型区，形成反向导通IGBTRC IGBT，其结构等效为IGBT与续流二极管FWD的集成。

[0124] 实施例8：

[0125] 本实施例以1200V电压等级的沟槽栅电荷存储型IGBT为例进行说明，根据本领域常识可根据实际需求制备不同性能参数的器件。

[0126] 一种沟槽栅电荷存储型IGBT的制作方法，其特征在于，包括如下步骤：

[0127] 步骤1：采用N型轻掺杂单晶硅片作为器件的N型漂移区9，所选硅片的厚度为300～13 14 3
600μm，掺杂浓度为10 ～10 个/cm；

[0128] 步骤2：在硅片表面生长一层场氧化层，光刻得到有源区，再生长一层预氧化层，通过离子注入N型杂质制得N型电荷存储层6，离子注入的能量为200～500keV，注入剂量为1013～1014个/cm2；再在N型电荷存储层6上方通过离子注入P型杂质并退火处理制得P型基区5，13 14 2
离子注入的能量为60～120keV，注入剂量为10 ～10 个/cm ，退火温度为1100～1150℃，退火时间为10～30分钟，在P型基区5顶层通过离子注入P型杂质并退火处理制得P+体接触区
4，离子注入P型杂质的能量为60～80keV，注入剂量为1015～1016个/cm2，退火温度为900℃，退火时间为20～30分钟；

[0129] 步骤3：在硅片表面淀积厚度为700～1000nm的TEOS保护层，光刻出窗口进行沟槽硅刻蚀，进而在N型漂移区9上刻蚀形成第一沟槽，如附图38所示，第一沟槽从器件前端延伸至器件后端，且第一沟槽的深度大于N型电荷存储层6的结深；

[0130] 步骤4：于1050℃～1150℃的O2气氛下，在所述第一沟槽内壁形成介质层作为分裂电极介质层82；而后于750℃～950℃下，在所述第一沟槽内淀积电极材料形成分裂电极81，本实施例采用多晶硅材料作为分裂电极材料，如附图40所示；

[0131] 步骤5：在硅片表面淀积厚度为700～1000nm的TEOS保护层，光刻出窗口进行沟槽硅刻蚀，刻蚀去除前一步骤形成的部分分裂电极81及其周侧的分裂电极介质层82，进而形成第二沟槽，如附图41所示，所述第二沟槽与第一沟槽沿器件顶层的延伸方向一致，第二沟槽的深度小于N型电荷存储层6的结深；

[0132] 步骤6：于1050℃～1150℃的O2气氛下，在所述第二沟槽内壁形成介质层作为栅介质层72，如附图42所示；而后于750℃～950℃下，在所述第二沟槽内淀积电极材料作为栅电极71，本实施例采用多晶硅材料作为栅电极材料；第一沟槽内的分裂电极81及其周侧的分裂电极介质层82和第二沟槽内的栅电极71及栅介质层72形成分裂沟槽栅结构，分裂沟槽栅结构如附图43所示；

[0133] 步骤7：通过光刻、离子注入工艺，在P型基区5顶层注入N型杂质，离子注入N型杂质的能量为30～60keV，注入剂量为1015～1016个/cm2，制得与P+体接触区4并列设置且与栅电极71通过栅介质层72相连的N+发射区3，所述N+发射区3在P型基区5顶层的延伸深度小于P型基区5在N型电荷存储层6顶层的延伸深度，并且所述N+发射区3在P型基区5顶层的延伸深度与栅电极71在N型漂移区9的延伸深度相同；如附图44所示；

[0134] 步骤8：如附图45所示，在器件表面淀积介质层；采用光刻、刻蚀工艺，在栅电极71和栅介质层72上表面形成隔离介质层2；

[0135] 步骤9：如附图46所示，在器件表面淀积金属；采用光刻、刻蚀工艺，在介质层2、N+发射区3、P+体接触区4和分裂电极81和分裂电极介质层82上表面形成发射极金属1；翻转硅片，减薄硅片厚度，在硅片背面注入N型杂质并退火制作器件的N型场阻止层12，N型场阻止层12的厚度为15～30微米，离子注入的能量为1500～2000keV，注入剂量为1013～1014个/cm2，退火温度为1200～1250℃，退火时间为300～600分钟；在N型场阻止层12背面注入P型杂质形成P型集电区13，注入能量为40～60keV，注入剂量为1012～1013个/cm2，于H2与N2混合的气氛下进行背面退火，背面退火的温度为400～450℃，背面退火的时间为20～30分钟；背面淀积金属形成集电极金属14，如附图46所示，至此完成沟槽栅电荷存储型IGBT的制备。

[0136] 需要说明的是，本实施给出的制备方法中，器件表面的横向位置对应说明书附图示出坐标系的x轴方向，器件表面的纵向位置对应说明书附图示出坐标系的z轴方向，下文不再赘述。

[0137] 进一步地，步骤3可以分两步分别形成P型基区5和P+体接触区4；或者可以在步骤8时再形成P+体接触区4；

[0138] 进一步地，可以先形成沟槽再离子注入形成N型电荷存储层6、P型基区5和P+体接触区4，即步骤3和步骤4的顺序可以交换；

[0139] 进一步地，栅电极71在N型漂移区9顶层的延伸深度等于分裂电极81的延伸深度，但栅电极71在器件顶层两端的延伸宽度小于分裂电极81的延伸宽度，同时在器件顶层还保留部分分裂电极介质层82和一部分分裂电极81结构，分裂电极介质层82的厚度大于栅介质层72的厚度，即可得到图8所示的结构。

[0140] 进一步地，如附图47至51所示，N+发射区3和P+体接触区4并列位于P型基区5顶层沿z轴方向的中部，此时栅电极71沿z轴方向贯穿N型漂移区9，且在沿z轴方向栅电极71通过栅介质层72与N+发射区3相连的部分沿x轴方向的宽度大于未与N+发射区3相连即与P型基区5相连的部分沿x轴方向的宽度，即栅电极71在xoz面的形状为“凸”字形，即可得到图14所示的结构。

[0141] 进一步地，步骤3可增加离子注入步骤在分裂沟槽栅结构底部形成第一P型层10，即可得到图20所示的结构。

[0142] 进一步地，步骤11可增加光刻、刻蚀、氧化和淀积步骤，在器件背部形成贯穿N型场阻止层12和P型集电区13的沟槽集电极结构，此时沟槽集电极电极111与集电极金属14等电位，沟槽集电极介质层112的厚度大于栅介质层72的厚度，即可得到图26所示的结构。

[0143] 进一步地，步骤11可增加离子注入步骤在沟槽集电极结构底部形成第二P型层15，即可得到图32所示的结构。

[0144] 进一步地，本发明步骤11中N型场阻止层12的制备可在制备器件的正面结构之前进行制备；或可直接选用具有N型场阻止层12和N型漂移区9的双层外延材料作为工艺起始的硅片材料。

[0145] 进一步地，本发明工艺步骤11中N型场阻止层12的制备亦可省略。

[0146] 进一步地，隔离介质层2、栅介质层72和分裂电极介质层82的材料可以采用同种材料也可以采用不同种材料组合。