半导体装置及其制造方法

摘要

本发明提供半导体装置及其制造方法，在缩小尺寸的同时不会损失有效沟道区域。半导体装置具备：衬底；漏极区，其被设置在衬底的背面侧；基极层，其设置于漏极区与衬底正面之间；沟槽，其从衬底正面到达漏极区；栅绝缘膜，其覆盖从沟槽的底面至第一高度的沟槽内侧；栅电极，其隔着栅绝缘膜而在沟槽内被埋至与该沟槽相同的高度；绝缘膜，其在沟槽内被埋至高于第一高度的第二高度；源电极，其被埋入沟槽内的剩余部分中；基极接触区，其被设置为距衬底的正面比第二高度浅；源极区，其一个侧面与源电极相接触，上表面与基极接触区的底面的一部分相接触，一个侧面与沟槽的侧面相接触并且一部分与源电极相接触；以及衬底的背面上的漏电极。

权利要求

1.一种半导体装置，其特征在于，该半导体装置具备：衬底；

第一导电型的漏极区，其被设置于所述衬底，从所述衬底的背面起具有规定的厚度；

沟槽，其从所述衬底的正面到达所述漏极区的上表面；

第二导电型的基极层，其与所述沟槽相邻地被设置在所述漏极区上；

栅绝缘膜，其覆盖所述沟槽的内侧的底面及侧面，并且该栅绝缘膜的上端部位于距所述沟槽的底面为第一高度的位置处；

栅电极，其隔着所述栅绝缘膜被埋入所述沟槽内，且被埋至所述第一高度；

第一绝缘膜，其在所述沟槽内的所述栅绝缘膜及所述栅电极上被埋至高于所述第一高度的第二高度；

源电极，其被埋入所述沟槽内的所述第一绝缘膜上方的剩余部分；

第二导电型的基极接触区，其具有从所述衬底的正面至第三高度的深度，所述第三高度高于所述第二高度且低于所述沟槽的上部，该基极接触区以一个侧面与所述源电极相接触的方式设置，且浓度比所述基极层高；

第二导电型的源极区，其被设置为，上表面与所述基极接触区的底面的一部分相接触，该源极区的一个侧面与所述沟槽的外侧面相接触，并且该一个侧面的至少一部分与所述源电极相接触，从该源极区的底面至所述漏极区为止的沿着所述沟槽的外侧面的所述基极层成为沟道区域；以及漏电极，其以与所述漏极区相接触的方式被设置在所述衬底的背面上，所述基极接触区的另一个侧面与所述基极层相接触。

2.根据权利要求1所述的半导体装置，其特征在于，该半导体装置还具备第二绝缘膜，该第二绝缘膜设置在所述基极接触区上并具有与所述沟槽的上部连接的开口，所述源电极也被埋入所述开口内。

3.根据权利要求1所述的半导体装置，其特征在于，所述沟槽在规定的方向上延伸。

4.根据权利要求1所述的半导体装置，其特征在于，所述沟槽包围所述基极层的周围。

5.一种半导体装置的制造方法，其特征在于，具有如下工序：从第一导电型的衬底正面起以比衬底的厚度浅的深度形成第二导电型的基极层，并使所述衬底的剩余区域残留以作为第一导电型的漏极区；

以从所述衬底正面到达所述漏极区的方式形成沟槽；

在所述沟槽的内侧的底面及侧面形成栅绝缘膜；

隔着所述栅绝缘膜向所述沟槽内埋入栅电极；

对所述栅电极进行蚀刻，直至所述栅电极的上表面的位置距所述沟槽的底面为第一高度为止；

从所述沟槽的内侧注入杂质从而形成源极区，该源极区与沟槽的外侧面的一部分相接触并具备从所述衬底正面至少到所述第一高度的深度；

对所述栅绝缘膜的上部进行蚀刻，直至所述栅绝缘膜的上端部成为所述第一高度为止；

在所述沟槽内的所述栅绝缘膜及所述栅电极上将第一绝缘膜形成至高于所述第一高度的第二高度；

形成第二导电型的基极接触区，所述基极接触区具有从所述衬底的正面至第三高度的深度，所述第三高度高于所述第二高度且低于所述沟槽的上部，该基极接触区的一个侧面与所述沟槽的所述外侧面的另一部分相接触，该基极接触区的另一个侧面与所述基极层相接触，该基极接触区与所述基极层及所述源极区的上部相接触，且比所述基极层浓度高；以及向所述沟槽内的所述第一绝缘膜上方的剩余部分埋入源电极，所述源电极与所述源极区及所述基极接触区相接触。

6.根据权利要求5所述的半导体装置的制造方法，其特征在于，通过将杂质向所述沟槽内侧面倾斜地进行离子注入来进行形成所述源极区的工序。

7.根据权利要求5或6所述的半导体装置的制造方法，其特征在于，形成所述第一绝缘膜的工序与形成基极接触区的工序包括：将所述第一绝缘膜形成至所述第三高度的步骤；以所述第一绝缘膜为掩模而进行离子注入从而形成所述基极接触区的步骤；和此后将所述第一绝缘膜蚀刻至所述第二高度的步骤。

8.根据权利要求5所述的半导体装置的制造方法，其特征在于，形成所述沟槽的工序包括在所述衬底正面上形成第二绝缘膜的步骤，该第二绝缘膜在形成有所述沟槽的部分处具有开口，形成所述基极接触区的工序包括如下步骤：以所述第二绝缘膜为掩模而将杂质向沟槽内侧面倾斜地进行离子注入。

说明书

半导体装置及其制造方法

技术领域

[0001] 本发明涉及半导体装置及其制造方法，特别涉及具有纵型MOSFET的半导体装置及其制造方法，该纵型MOSFET具备沟槽栅。

背景技术

[0002] 作为现有的纵型MOSFET的一种，例如像专利文献1中所公开的那样，提出了如下结构：仅在衬底中所形成的沟槽内的下部设置栅电极，并将使源电极与栅电极绝缘的层间绝缘膜埋于沟槽内上部，且以该层间绝缘膜的上表面与衬底正面呈大致同一平面的方式形成该层间绝缘膜，并在该平面上形成源电极。由此，不需要在将栅电极埋至沟槽上部、将层间绝缘膜形成在衬底正面上的情况下所需的接触开口，从而能够缩小装置的横向上的尺寸，其中，所述接触开口用于使形成在层间绝缘膜之上的源电极与衬底正面的源极区以及基极接触区连接。

[0003] 并且，在专利文献1(尤其参照图4、5)中公开了，通过沿着条纹状的沟槽在衬底正面上交替配置源极区与基极接触区来缩小相邻的沟槽的间隔，从而还能够进一步缩小装置的尺寸。

[0004] 专利文献1：日本特许第5118270号说明书

[0005] 但是，在专利文献1等中的现有的纵型MOSFET中，为了对源电极与源极区及基极接触区进行连接，需要将源极区与基极接触区沿横向并列地设置在衬底正面上。因此，为了避免工序偏差的影响，需要将源极区与基极接触区以在横向上具有一定程度的富余的方式来进行配置。因此，难以进一步缩小装置尺寸。

[0006] 此外，在专利文献1中还公开了，在沿着条纹状的沟槽在衬底正面上交替地配置源极区与基极接触区的结构中，必须以牺牲形成沟道所需的源极区的方式将基极接触区形成在衬底正面上，由于在形成有基极接触区的区域中未形成沟道，因此沟道密度会降低。

发明内容

[0007] 因此，本发明的目的在于提供具有纵型MOSFET的半导体装置及其制造方法，在缩小尺寸的同时抑制了沟道密度的下降。

[0008] 本发明的半导体装置的特征在于，具备：衬底；第一导电型的漏极区，其被设置于所述衬底，从所述衬底的背面起具有规定的厚度；沟槽，其从所述衬底的正面到达所述漏极区的上表面；第二导电型的基极层，其与所述沟槽相邻地被设置在所述漏极区上；栅绝缘膜，其覆盖所述沟槽的内侧的底面及侧面，并且该栅绝缘膜的上端部位于距所述沟槽的底面为第一高度的位置处；栅电极，其隔着所述栅绝缘膜而被埋入所述沟槽内，且被埋至所述第一高度；第一绝缘膜，其在所述沟槽内的所述栅绝缘膜及所述栅电极上被埋至高于所述第一高度的第二高度；源电极，其被埋入所述沟槽内的所述第一绝缘膜上的剩余部分；第二导电型的基极接触区，其具有从所述衬底的正面至第三高度的深度，所述第三高度高于所述第二高度且低于所述沟槽的上部，该基极接触区以一个侧面与所述源电极相接触的方式设置，且浓度比所述基极层高；第二导电型的源极区，其被设置为，上表面与所述基极接触区的底面的一部分相接触，该源极区的一个侧面与所述沟槽的外侧面相接触，并且该一个侧面的至少一部分与所述源电极相接触，从该源极区的底面至所述漏极区为止的沿着所述沟槽的外侧面的所述基极层成为沟道区域；以及漏电极，其以与所述漏极区相接触的方式被设置在所述衬底的背面上。

[0009] 此外，本发明的半导体装置的制造方法的特征在于，具有如下工序：从第一导电型的衬底正面起以比衬底的厚度浅的深度形成第二导电型的基极层，并使所述衬底的剩余区域残留以作为第一导电型的漏极区；以从所述衬底正面到达所述漏极区的方式形成沟槽；在所述沟槽的内侧的底面及侧面形成栅绝缘膜；隔着所述栅绝缘膜而向所述沟槽内埋入栅电极；对所述栅电极进行蚀刻，直至所述栅电极的上表面的位置距所述沟槽的底面为第一高度为止；从所述沟槽的内侧注入杂质从而形成源极区，该源极区与沟槽的外侧面的一部分相接触并具备从所述衬底正面至少到所述第一高度的深度；对所述栅绝缘膜的上部进行蚀刻，直至所述栅绝缘膜的上端部成为所述第一高度为止；在所述沟槽内的所述栅绝缘膜及所述栅电极上将第一绝缘膜形成至高于所述第一高度的第二高度；形成第二导电型的基极接触区，所述基极接触区具有从所述衬底的正面至第三高度的深度，所述第三高度高于所述第二高度且低于所述沟槽的上部，该基极接触区与所述沟槽的所述外侧面的另一部分、所述基极层及所述源极区的上部相接触，且比所述基极层浓度高；以及向所述沟槽内的所述第一绝缘膜上方的剩余部分埋入源电极，所述源电极与所述源极区及所述基极接触区相接触。

[0010] 另外，虽然有时会将上述“基极层”、“基极接触区”分别称为“体区”、“体接触区”等，但在本说明书中称为“基极层”、“基极接触区”。

[0011] 发明效果

[0012] 根据本发明，由于采用了在沟槽的侧面于纵向上并列配置源极区与基极接触区，从而使埋入沟槽的源电极与源极区及基极接触区接触的结构，因而无需像以往那样将源极区与基极接触区横向并列设置于衬底正面，能够相应地缩小装置的横向(水平方向)上的尺寸。此外，无需为了形成基极接触区而牺牲沟道形成所需的源极区，有效沟道区域不会损失，因此能够防止沟道密度的降低。

附图说明

[0013] 图1为示出本发明的第一实施方式的半导体装置的结构的剖视图。

[0014] 图2为示出本发明的第一实施方式的半导体装置的平面结构的图，(a)示出了第一示例的平面结构，(b)示出了第二示例的平面结构。

[0015] 图3为示出了本发明的第一实施方式的半导体装置的制造工序的剖视图。

[0016] 图4为示出了本发明的第一实施方式的半导体装置的制造工序的剖视图。

[0017] 图5为示出了本发明的第一实施方式的半导体装置的制造工序的剖视图。

[0018] 图6为示出了本发明的第一实施方式的半导体装置的制造工序的剖视图。

[0019] 图7为示出了本发明的第一实施方式的半导体装置的制造工序的剖视图。

[0020] 图8为示出了本发明的第一实施方式的半导体装置的制造工序的剖视图。

[0021] 图9为示出了本发明的第一实施方式的半导体装置的制造工序的剖视图。

[0022] 图10为示出了本发明的第一实施方式的半导体装置的制造工序的剖视图。

[0023] 图11为示出了本发明的第一实施方式的半导体装置的制造工序的剖视图。

[0024] 图12为示出了本发明的第二实施方式的半导体装置的结构的剖视图。

[0025] 图13为示出了本发明的第二实施方式的半导体装置的平面结构的图，(a)示出了第一示例的平面结构，(b)示出了第二示例的平面结构。

[0026] 图14为示出了本发明的第二实施方式的半导体装置的制造工序的剖视图。

[0027] 图15为示出了本发明的第二实施方式的半导体装置的制造工序的剖视图。

[0028] 图16为示出了本发明的第二实施方式的半导体装置的制造工序的剖视图。

[0029] 图17为示出了本发明的第二实施方式的半导体装置的制造工序的剖视图。

[0030] 标号说明

[0031] 10 高浓度半导体衬底

[0032] 11 半导体层

[0033] 12 基极层

[0034] 13 源极区

[0035] 14、142 基极接触区

[0036] 15 外延层

[0037] 16 衬底

[0038] 17 漏极区

[0039] 20 沟槽

[0040] 21 栅氧化膜

[0041] 22 栅电极

[0042] 23 层间绝缘膜

[0043] 24、242 绝缘膜

[0044] 32 漏电极

[0045] 33 源电极

[0046] 40 光致抗蚀剂

[0047] H1 第一高度

[0048] H2 第二高度

[0049] H3 第三高度

具体实施方式

[0050] 以下，参照附图对本发明的实施方式详细地进行说明。

[0051] 图1为用于对本发明的第一实施方式的具有纵型MOSFET(金属‑氧化物半导体场效应晶体管)的半导体装置100进行说明的剖视图。

[0052] 如图1所示，第一实施方式中的半导体装置100具备：高浓度地注入有N型杂质而成的高浓度半导体衬底10；和设置在高浓度半导体衬底10上的外延层15。另外，以下，也将高浓度半导体衬底10与外延层15统称为衬底16。

[0053] 在衬底16内设置有：由N型高浓度半导体衬底10与设置于其上的N型半导体层11构成的漏极区17；设置于漏极区17上的P型的基极层12；以及从衬底16(外延层15)的正面起贯穿基极层12而到达至漏极区17的上表面的沟槽20。

[0054] 在沟槽20的内部形成有：覆盖沟槽20的底面以及从底面至第一高度H1的侧面的栅绝缘膜21；隔着栅绝缘膜21而被埋至第一高度H1的栅电极22；位于栅绝缘膜21及栅电极22的上部并被埋至高于第一高度H1的第二高度H2的层间绝缘膜23；以及填埋沟槽20的剩余部分的源电极33。这样，栅电极22与源电极33通过层间绝缘膜23而在沟槽20内部被绝缘。

[0055] 在衬底16的正面的除沟槽20以外的区域中设置有基极接触区14，该基极接触区14具有至高于第二高度H2且低于衬底16正面的第三高度H3的深度，是高浓度地注入有P型杂质而成的。

[0056] 在基极接触区14之下设置有源极区13，该源极区13与沟槽20的侧面相接触，并具有沿着沟槽20侧面从第三高度H3起至少至第一高度H1的深度，是高浓度地注入有N型杂质而成的。由此，沿着沟槽20的从源极区13的底面起至漏极区17上表面为止的外侧面的基极层12成为沟道区域。

[0057] 这样，根据第一实施方式，通过采用使源极区13与基极接触区14沿着沟槽20的外侧面在纵向上排列的结构，从而在沟槽20侧面上能够使源极区13以及基极接触区14与源电极33接触。因此，由于无需在衬底16的上表面使源极区13及基极接触区14与源电极33接触，因此能够缩小半导体装置100的横向(水平方向)上的尺寸。

[0058] 另外，如上所述，源电极33被埋入沟槽20的剩余的部分中并且被设置在衬底16正面的整个面上。此外，在衬底16的背面的整个面即漏极区17的底面的整个面上设置有漏电极32。

[0059] 在此，在图2中示出了第一实施方式的半导体装置100的平面结构的示例。图2的(a)示出了第一示例的平面结构100a，图2的(b)示出了第二示例的平面结构100b。另外，在图2的(a)、(b)中均省略了源电极33。

[0060] 如图2的(a)所示，在第一示例的平面结构100a中，沟槽20被形成为条纹状，源极区13也沿着沟槽20的各侧面被形成为条纹状。此外，基极接触区14也在源极区13之上沿着沟槽20的各侧面，在衬底16的除沟槽20以外的、正面的整个面上被形成为条纹状。

[0061] 如图2的(b)所示，在第二示例的平面结构100b中，沟槽20被形成为格子状。而且，在被沟槽20包围的各区域中，沿着沟槽20的侧面形成有四边环状的源极区13。此外，基极接触区14在被沟槽20包围的各区域中，在环状的源极区13上沿着沟槽20的侧面，并且被形成在衬底16的除沟槽20以外的正面的整个面上。

[0062] 这样，沟槽20的平面结构为条纹状、格子状均可。在哪种情况下均能够在横向(水平方向)上缩小半导体装置100的尺寸，由于源极区13形成在沿着沟槽20的侧面的区域整体中，因此沟道区域不会减少，从而能够提高沟道密度。

[0063] 接下来，使用图3至图11所示的工序剖视图来对图1所示的第一实施方式的半导体装置100的制造方法进行说明。

[0064] 如图3所示，在高浓度地掺杂有N型杂质而成的高浓度半导体衬底10上，通过外延生长而形成掺杂有N型杂质而成的外延层15。由此形成衬底16。

[0065] 然后，如图4所示，通过从外延层15(衬底16)的正面掺杂P型的杂质而形成P型的基极层12，并在基极层12下方使N型外延层15残留而形成N型半导体层11，由此形成由N型高浓度半导体衬底10与N型半导体层11构成的N型漏极区17。

[0066] 接下来，如图5所示，在通过CVD(Chemical Vapor Deposition：化学气相沉积)法等而在衬底16正面上形成绝缘膜24之后，通过光刻法形成使作为沟槽20(参照图1)的部分开口而得到的光致抗蚀剂的图案(未图示)。接下来，以该抗蚀剂图案为掩模而对绝缘膜24进行构图，从而在作为沟槽20的部分形成开口。

[0067] 接下来，如图6所示，在以绝缘膜24为掩模对基极层12进行蚀刻，从而形成了贯穿基极层12而到达漏极区17的沟槽20，之后，将绝缘膜24除去。

[0068] 之后，如图7所示，在沟槽20的包含底面及侧面的整个面上形成栅绝缘膜21。该栅绝缘膜21除了通过对基极层12及漏极区17的上表面进行热氧化而形成之外，还可以通过CVD法等形成电介质而构成该栅绝缘膜21。

[0069] 接下来，如图8所示，通过在将栅电极材料埋入沟槽20而直至上部之后将该栅电极材料凹蚀至第一高度H1，从而形成了栅电极22。

[0070] 接下来，如图8所示，在沟槽20的上部形成具有开口的光致抗蚀剂40的图案，并以其为掩模将N型杂质向沟槽20的内侧面倾斜地离子注入，由此沿着沟槽20的侧面形成源极区13。此时，由于源极区13的下部被形成为与栅电极22的上表面即第一高度H1相同或者稍深，从而保证源极区13与栅电极22的重叠得到自动调节。

[0071] 在去除了光致抗蚀剂40之后，如图9所示，去除栅绝缘膜21的形成在与栅电极22相比靠上的部分，之后，在沟槽20内埋入绝缘膜，并将该绝缘膜凹蚀至低于衬底16正面且高于第一高度H1的第3高度H3，由此形成层间绝缘膜23。

[0072] 之后，如图10所示，以层间绝缘膜23为源极区13的掩模，将P型杂质向整个面进行离子注入，由此形成具有从衬底16正面至第三高度H3的深度的基极接触区14。另外，此时的离子注入的倾斜度并未限定为特定的角度。

[0073] 之后，如图11所示，再次将层间绝缘膜23凹蚀至高于第一高度H1且低于第三高度H3的第二高度H2的深度。层间绝缘膜23具有为了使栅电极22与源电极33(参照图1)绝缘所需的厚度。

[0074] 最后，在沟槽20内及衬底16正面整个面上形成源电极33，使源电极33与源极区13及基极接触区14接触，并且在衬底16的背面整个面上形成漏电极32，由此得到了图1所示的第一实施方式的半导体装置100。

[0075] 图12为用于对本发明的第二实施方式的具有纵型MOSFET的半导体装置200进行说明的剖视图。另外，对与图1所示的第一实施方式的半导体装置100相同的要素标注相同的符号，并适当省略重复的说明。

[0076] 在第二实施方式的半导体装置200中，在代替基极接触区14而设置了基极接触区142这一点上、以及在衬底16的除沟槽20以外的正面上设置了绝缘膜242这一点上与第一实施方式的半导体装置100不同。

[0077] 即，半导体装置100中的基极接触区14沿着沟槽20的各侧面被设置在衬底16(基极层)的除沟槽20以外的正面整个面上，与此相对，半导体装置200中的基极接触区142被设置于除沟槽20以外的衬底16的正面上的、沿着沟槽20的侧面的源极区13的上部，在衬底16的剩余的正面上使基极层12露出。因此，基极接触区142成为如下结构：该基极接触区142的一个侧面在沟槽20的侧面上与源电极33接触，该基极接触区142的另一个侧面与基极层12接触。

[0078] 根据本实施方式，由于基极接触区142以其侧面与基极层12接触，因此即使在缩小了相邻的沟槽20之间的间隔的情况下，也能够可靠地使基极层12与源电极33接触。

[0079] 在此，在图13中示出了第二实施方式的半导体装置200的平面结构的示例。图13的(a)示出了第一示例的平面结构200a，图13的(b)示出了第二示例的平面结构200b。另外，在图13的(a)、(b)中均省略了源电极33及绝缘膜242。

[0080] 由于这些平面结构与第一实施方式的半导体装置100几乎相同，因此以不同点为中心进行说明。

[0081] 如图13的(a)所示，在第一示例的平面结构200a中，沿着被形成为条纹状的沟槽20的各侧面，源极区13也被形成为条纹状。并且，基极接触区142也在源极区13上以与源极区13大致相同的宽度沿着沟槽20的各侧面被形成为条纹状。因此成为了如下结构：基极层12在相邻的沟槽20之间的基极接触区142之间的衬底16正面上露出。

[0082] 如图13的(b)所示，在第二例的平面结构200b中，在被形成为格子状的沟槽20所围绕着的各区域中，源极区13沿着沟槽20的侧面形成为四边环状。并且，基极接触区142也在源极区13上以与源极区13大致相同的宽度沿着沟槽20的侧面被形成为四边环状。因此，成为如下结构：基极层12在被沟槽20所围绕着的各区域的中央部的衬底16正面上露出。

[0083] 这样，在第二实施方式的半导体装置200中，沟槽20的平面结构为条纹状或格子状均可。在哪一种情况下都能够获得与上述的第一实施方式的半导体装置100相同的效果。

[0084] 接下来，使用图14至图17所示的工序剖视图来对图12所示的第二实施方式的半导体装置200的制造方法进行说明。

[0085] 与第一实施方式同样，在经过了图3至图5的工序之后，如图14所示，在使绝缘膜24作为绝缘膜242而残留的状态下在沟槽的底面及侧面上形成栅绝缘膜21。

[0086] 此后，如图15所示，将导电性材料例如多晶硅埋入沟槽20中直至第一高度H1，由此形成栅电极22，通过以绝缘膜242为掩模，将杂质向沟槽20的内侧面倾斜地进行离子注入，从而沿着沟槽侧面形成具有至少至第一高度H1的深度的源极区13。这样，由于绝缘膜242成为离子注入的掩模，因此相对于第一实施方式，能够省略通过光刻法而形成掩模图案的工序。

[0087] 接下来，如图16所示，将绝缘膜埋入到沟槽20内，并将该绝缘膜凹蚀至高于第一高度H1的第二高度H2，由此形成层间绝缘膜23。

[0088] 接下来，如图17所示，通过在残留有绝缘膜242的状态下将杂质向沟槽侧面倾斜地进行离子注入，从而形成基极接触区142，该基极接触区142具有低于衬底16正面且高于第2高度H2的第三高度H3的深度，该基极接触区142的一个侧面与沟槽20侧面相接触，另一个侧面与基极层12相接触。此时，由于存在绝缘膜242，从而能够防止杂质被注入到源极区13中。即，绝缘膜242作为源极区13的掩模而发挥功能。这样，通过形成基极接触区142，在本实施方式中是不需要像第一实施方式那样对层间绝缘膜23进行二次凹蚀的，此外，也不需要去除绝缘膜242的工序，因此与第一实施方式相比能够减少工序。

[0089] 以上，虽然对本发明的实施方式进行了说明，本发明并不限定于上述实施方式，显然能够在不脱离于本发明主旨的范围内进行各种变更。

[0090] 例如，在以上述实施方式所说明的半导体装置的结构中，也可以使P型与N型的结构要素的导电型全部相反。

[0091] 此外，在图2的(b)及图13的(b)中，作为本发明的实施方式的半导体装置的平面结构而示出了由沟槽20所包围的各区域为四边形的示例，但该区域不限定于四边形，也可以是去除了四边形的角而得到的八边形或者圆形等。