一种采用延迟链结构的层次式TDC的校正方法，涉及时间‑数字转换技术领域。本发明是为了解决数字延迟链TDC中，外部输入信号的上升沿位置关系不确定，进而导致DFF会出现错误输出码的问题。本发明所述的一种对采用延迟链结构的层次式TDC的校正方法，通过比较DFF采样信号沿与被采样信号沿之间的相对位置，以及延迟链测量所得两个信号之间的时间间隔来校正因为不满足DFF建立时间和保持时间而导致的TDC测量错误。
1.一种采用延迟链结构的层次式TDC的校正方法，所述方法为：当开始信号Start到来时，参考时钟计数器对参考时钟CLK计数，同时，开始信号Start被送入延迟链，并获得开始信号Start与参考时钟CLK的时间间隔X，0≤X≤T，其中T表示参考时钟CLK一个周期的时间，当停止信号Stop到来时，参考时钟计数器停止计数并获得开始信号Start和停止信号Stop之间的参考时钟周期数N，同时，停止信号Stop被送入延迟链，并获得停止信号Stop与参考时钟CLK的时间间隔Y，0≤Y≤T，其特征在于，所述校正方法包括对参考时钟周期数N进行校正，该方法包括以下步骤：设中间判断值Z满足0
步骤一：若开始信号Start的上升沿位于参考时钟CLK上升沿的左侧且X
若开始信号Start的上升沿位于参考时钟CLK上升沿的右侧且X>Z，则N＝N+1，然后执行步骤二；
若开始信号Start的上升沿位于参考时钟CLK上升沿的右侧且XZ、或X＝Z，则N＝N，然后执行步骤二；步骤二：若停止信号Stop的上升沿位于参考时钟CLK上升沿的左侧且Y
若停止信号Stop的上升沿位于参考时钟CLK上升沿的右侧且Y>Z，则N＝N-1，完成N的校正；
若停止信号Stop的上升沿位于参考时钟CLK上升沿的左侧且Y>Z、停止信号Stop的上升沿位于参考时钟CLK上升沿的右侧且Y
2.根据权利要求1所述的一种采用延迟链结构的层次式TDC的校正方法，其特征在于，所述校正方法还包括对开始信号Start与结束信号Stop之间的时间间隔的校正，该方法为：将步骤二校正后的N代入下式：
获得校正后的开始信号Start与结束信号Stop之间的时间间隔Δ。
3.根据权利要求1或2所述的一种采用延迟链结构的层次式TDC的校正方法，其特征在于，
4.根据权利要求2所述的一种采用延迟链结构的层次式TDC的校正方法，其特征在于，开始信号Start与结束信号Stop之间的时间间隔Δ为：Start上升沿与Stop上升沿之间的时间间隔、Start下降沿与Stop下降沿之间的时间间隔、Start下降沿与Stop上升沿之间的时间间隔或Start上升沿与Stop下降沿之间的时间间隔。
一种采用延迟链结构的层次式TDC的校正方法
技术领域
[0001] 本发明属于时间-数字转换技术领域，尤其涉及一种层次式结构时间--数字转换器(TDC)的校正方法。
背景技术
[0002] TDC是一种当前应用非常广泛的电路，其功能是将两个信号之间的时间间隔转换为数字量，其一般的工作原理都是基于延迟链的。图2是一个典型的数字延迟链TDC基本结构图，其由N个延迟单元(buffer)串联构成的延迟链以及对每一个延迟单元输出采样的触发器(DFF)组合而成。假设每个buffer对输入信号的延迟时间都为t，根据图1中Start和Stop的信号波形可知，该TDC的输出数字码QN-1...Q2Q1Q0的形式为0…01…1。若低位输出“1”的个数为N，则该TDC测量的Start和Stop上升沿之间的时间间隔可以表示为Δ＝N*t。
[0003] 图2中触发器DFF的采样波形如图3所示，Stop对Start信号进行采样，在左侧图中Stop信号上升沿位于Start信号上升沿的左侧，此时DFF的输出为“0”；在右侧图中Stop信号上升沿位于Start信号上升沿的右侧，此时DFF的输出为“1”。但在实际电路中，如果Stop信号上升沿距离Start信号上升沿很近(无论是在左侧或者右侧)甚至重合，那么因为DFF电路中器件的延迟以及噪声等因素的影响，DFF的输出结果都可能发生错误。这也就是数字电路中一个需要满足的众所周知设计原则：只有当采样和被采样两个信号满足了DFF的建立时间和保持时间的要求时，DFF才能保证输出正确的结果。
[0004] 然而从图2所示的数字延迟链TDC原理可知，作为外部输入的Start信号上升沿、Stop信号上升沿与时钟CLK上升沿之间的位置关系是不确定的，相隔很近甚至重合都可能发生。因此，其中某些DFF的输出端会出现错误的输出码，例如正确输出为0…0111，而Q1对应的DFF发生错误时输出变为了0…0101。
发明内容
[0005] 本发明是为了解决数字延迟链TDC中，外部输入信号的上升沿位置关系不确定，进而导致DFF会出现错误输出码的问题，现提供一种采用延迟链结构的层次式TDC的校正方法。
[0006] 一种采用延迟链结构的层次式TDC的校正方法，所述方法为：
[0007] 当开始信号Start到来时，参考时钟计数器对参考时钟CLK计数，同时，开始信号Start被送入延迟链，并获得开始信号Start与参考时钟CLK的时间间隔X，0≤X≤T，其中T表示参考时钟CLK一个周期的时间，
[0008] 当停止信号Stop到来时，参考时钟计数器停止计数并获得开始信号Start和停止信号Stop之间的参考时钟周期数N，同时，停止信号Stop被送入延迟链，并获得停止信号Stop与参考时钟CLK的时间间隔Y，0≤Y≤T，
[0009] 所述校正方法包括对参考时钟周期数N进行校正，该方法包括以下步骤：
[0010] 设中间判断值Z满足0
[0011] 步骤一：若开始信号Start的上升沿位于参考时钟CLK上升沿的左侧且X
[0012] 若开始信号Start的上升沿位于参考时钟CLK上升沿的右侧且X>Z，则N＝N+1，然后执行步骤二；
[0013] 若开始信号Start的上升沿位于参考时钟CLK上升沿的右侧且XZ、或X＝Z，则N＝N，然后执行步骤二；
[0014] 步骤二：若停止信号Stop的上升沿位于参考时钟CLK上升沿的左侧且Y
[0015] 若停止信号Stop的上升沿位于参考时钟CLK上升沿的右侧且Y>Z，则N＝N-1，完成N的校正；
[0016] 若停止信号Stop的上升沿位于参考时钟CLK上升沿的左侧且Y>Z、停止信号Stop的上升沿位于参考时钟CLK上升沿的右侧且Y
[0017] 所述校正方法还包括对开始信号Start与结束信号Stop之间的时间间隔的校正，该方法为：将步骤二校正后的N代入下式：
[0018] Δ＝N·T-X+Y
[0019] 获得校正后的开始信号Start与结束信号Stop之间的时间间隔Δ。
[0020] 所述Z最优取值为 在实际应用时最方便选取。
[0021] 所述开始信号Start与结束信号Stop之间的时间间隔Δ为：
[0022] Start上升沿与Stop上升沿之间的时间间隔、Start下降沿与Stop下降沿之间的时间间隔、Start下降沿与Stop上升沿之间的时间间隔或Start上升沿与Stop下降沿之间的时间间隔。
[0023] 本发明提出了一种对采用延迟链结构的层次式TDC的校正方法。该方法通过比较DFF采样信号沿与被采样信号沿之间的相对位置，以及延迟链测量所得两个信号之间的时间间隔来校正因为不满足DFF建立时间和保持时间而导致的TDC测量错误。本发明解决了采用延迟链结构的层次式TDC输出结果在特定情况下测量错误的问题。
附图说明
[0024] 图1为具体实施方式一中采用延迟链结构的层次式TDC测量原理示意图；
[0025] 图2为背景技术中数字延迟链TDC基本结构示意图；
[0026] 图3为图2中DFF的采样波形图。
具体实施方式
[0027] 具体实施方式一：参照图1具体说明本实施方式，本实施方式所述的一种采用延迟链结构的层次式TDC的校正方法，
[0028] 当开始信号Start到来时，参考时钟计数器对参考时钟CLK计数，同时，开始信号Start被送入延迟链，并获得开始信号Start与参考时钟CLK的时间间隔X，0≤X≤T，其中T表示参考时钟CLK一个周期的时间，
[0029] 当停止信号Stop到来时，参考时钟计数器停止计数并获得开始信号Start和停止信号Stop之间的参考时钟周期数N，同时，停止信号Stop被送入延迟链，并获得停止信号Stop与参考时钟CLK的时间间隔Y，0≤Y≤T。
[0030] 对参考时钟周期数N进行校正，
[0031] 设中间判断值Z满足
[0032] 开始信号Start的上升沿位于参考时钟CLK上升沿的右侧且X>Z，则N＝N+1，[0033] 停止信号Stop的上升沿位于参考时钟CLK上升沿的右侧且Y>Z，则N＝N-1，[0034] 经过上述两个步骤对N的校正，最终可确定N取值不变。
[0035] 将校正后的N代入下式：
[0036] Δ＝N·T-X+Y
[0037] 获得校正后的测量开始信号Start上升沿与结束信号Stop上升沿之间的时间间隔Δ。
