半导体装置

摘要

一种半导体装置封装，其包含载体、第一绝缘层、电容器元件、多个互连结构、多个基本上平行的顶部侧金属条以及多个基本上平行的底部侧金属条。所述第一绝缘层在所述载体上并且具有第一表面和邻近于所述载体且与所述第一表面相对的第二表面，所述第一绝缘层限定多个贯穿孔。所述电容器元件在所述第一绝缘层中，所述电容器元件包含顶部电极和底部电极。所述多个互连结构在所述贯穿孔内且形成为导电贯穿孔。所述多个基本上平行的顶部侧金属条在所述第一绝缘层的所述第一表面上。所述多个基本上平行的底部侧金属条在所述第一绝缘层的所述第二表面上。

权利要求

1.一种半导体装置封装，其包括：

载体；

第一绝缘层，其安置在所述载体上并且具有第一表面以及邻近于所述载体且与所述第一表面相对的第二表面，所述第一绝缘层限定多个贯穿孔；

第二绝缘层，其安置在所述第一绝缘层的所述第一表面上且包含延伸进入所述第一绝缘层的部分；

电容器元件，其安置在所述第一绝缘层中，所述电容器元件包含顶部电极和底部电极；

多个互连结构，其安置在所述贯穿孔内并且形成为导电通孔；

多个基本上平行的顶部侧金属条，其安置在所述第一绝缘层的所述第一表面上；以及多个基本上平行的底部侧金属条，其安置在所述第一绝缘层的所述第二表面上，其中所述导电通孔中的每一个将所述多个顶部侧金属条中的一个耦接到所述多个底部侧金属条中的一个，其中所述多个底部侧金属条中的第一个电连接到所述电容器元件的所述顶部电极，并且所述多个底部侧金属条中的第二个电连接到所述电容器元件的所述底部电极，以及其中所述多个互连结构分别围绕所述第二绝缘层延伸进入所述第一绝缘层的所述部分。

2.根据权利要求1所述的半导体装置封装，其中所述顶部侧金属条中的至少一个、所述互连结构中的至少一个以及所述底部侧金属条中的至少一个充当电感器。

3.根据权利要求1所述的半导体装置封装，其中所述互连结构的厚度小于约10微米(μm)，并且所述顶部侧金属条中的至少一个以及所述底部侧金属条中的至少一个的厚度小于约10μm。

4.根据权利要求1所述的半导体装置封装，其进一步包括安置在所述第一绝缘层与所述载体之间的第三绝缘层。

5.根据权利要求4所述的半导体装置封装，其中所述第一绝缘层包含第一绝缘材料，并且所述第三绝缘层包含不同于所述第一绝缘材料的第三绝缘材料。

6.根据权利要求1所述的半导体装置封装，其中所述第一绝缘层包含第一绝缘材料且所述第二绝缘层包含不同于所述第一绝缘材料的第二绝缘材料。

7.根据权利要求1所述的半导体装置封装，其中所述顶部侧金属条、所述互连结构以及所述底部侧金属条中的每一个包括晶种层和镀覆层。

8.根据权利要求7所述的半导体装置封装，其中所述晶种层的材料不同于所述镀覆层的材料。

9.根据权利要求1所述的半导体装置封装，其中所述载体包含玻璃载体并且所述玻璃载体的表面粗糙度小于约1μm。

10.根据权利要求1所述的半导体装置封装，其中所述互连结构充当屏蔽元件。

11.根据权利要求1所述的半导体装置封装，其中所述第一绝缘层由曝光型负性光刻胶形成。

12.一种半导体装置封装，其包括：

载体；

第一绝缘层，其安置在所述载体上并且具有第一表面以及邻近于所述载体且与所述第一表面相对的第二表面，所述第一绝缘层限定多个贯穿孔，所述贯穿孔中的每一个具有第一侧壁，并且所述第一绝缘层限定具有第二侧壁的腔室；

第二绝缘层，其安置在所述第一绝缘层与所述载体之间；

电容器元件，其在所述第二绝缘层中，所述电容器元件包含顶部电极和底部电极；

裸片，其安置于所述第一绝缘层的所述腔室中；以及

导电层，其包含相应地安置在所述第一侧壁以及所述第二侧壁上的多个互连结构且包含多个顶部连续部分以及多个底部连续部分，其中所述导电层的所述互连结构、所述顶部连续部分以及所述底部连续部分形成电感器元件，并且其中所述导电层的所述底部连续部分中的第一个电连接到所述电容器元件的所述顶部电极，且所述导电层的所述底部连续部分的第二个电连接到所述电容器元件的所述底部电极。

13.根据权利要求12所述的半导体装置封装，其中所述互连结构的厚度小于约10μm。

14.根据权利要求12所述的半导体装置封装，其中所述第一绝缘层包含第一绝缘材料，并且所述第二绝缘层包含不同于所述第一绝缘材料的第二绝缘材料。

15.根据权利要求12所述的半导体装置封装，其中所述载体包含玻璃载体并且所述玻璃载体的表面粗糙度小于约1μm。

16.根据权利要求12所述的半导体装置封装，其中所述第一绝缘层由曝光型负性光刻胶形成。

说明书

半导体装置

技术领域

[0001] 本发明涉及一种半导体装置。具体地说，本发明涉及包含集成的无源组件的半导体装置。

背景技术

[0002] 电感器的品质因数(或Q因数)可以取决于电感器的厚度和线圈面积。形成或安置于载体上的二维(2D)电感器可能并不具有更大的厚度但是可以增大它的线圈面积以达到
相对较高的Q因数。然而，尺寸过大的线圈面积可能在载体上占用巨大空间，这可能不利地影响产品的集成和小型化。三维(3D)电感器(其具有较高穿玻璃通孔/穿硅通孔(TGV/TSV)
或铜(Cu)支柱)可具有相对较高的Q因数，然而，通过(例如)镀覆技术来制造较高Cu支柱以
及具有较高纵横比(例如，高与宽的比率)的TGV/TSV可能是具有挑战性的。此外，Cu支柱或TGV/TSV的大部分是多余的，这是因为交流电(AC)在导体内变得分布为使得在导体的表面
附近电流密度最大且在导体中随着深度的增大而降低(例如，趋肤效应)的趋势。

发明内容

[0003] 在一些实施例中，半导体装置封装包含载体、第一绝缘层、电容器元件、多个互连结构、多个基本上平行的顶部侧金属条以及多个基本上平行的底部侧金属条。第一绝缘层在载体上并且具有第一表面和邻近于载体且与第一表面相对的第二表面，所述第一绝缘层
限定多个贯穿孔。电容器元件在第一绝缘层中，所述电容器元件包含顶部电极和底部电极。
多个互连结构在贯穿孔内且形成为导电贯穿孔。多个基本上平行的顶部侧金属条在第一绝
缘层的第一表面上。多个基本上平行的底部侧金属条在第一绝缘层的第二表面上。导电贯
穿孔中的每一个将多个顶部侧金属条中的一个耦接到多个底部侧金属条中的一个，并且多
个底部侧金属条中的第一个电连接到电容器元件的顶部电极且多个底部侧金属条中的第
二个电连接到电容器元件的底部电极。

[0004] 在一些实施例中，半导体装置包含载体、第一绝缘层、电容器元件、裸片和导电层。第一绝缘层在载体上并且具有第一表面和邻近于载体且与第一表面相对的第二表面，所述
第一绝缘层限定多个贯穿孔(所述贯穿孔中的每一个具有第一侧壁)且限定具有第二侧壁
的腔室。电容器元件在第一绝缘层中，所述电容器元件包含顶部电极和底部电极。裸片安置于第一绝缘层的腔室中。导电层包含相应地安置在第一侧壁和第二侧壁上的多个互连结构
并且具有多个顶部连续部分和多个底部连续部分。导电层的互连结构、顶部连续部分和底
部连续部分形成电感器元件，并且导电层的底部连续部分的第一个电连接到电容器元件的
顶部电极并且导电层的底部连续部分的第二个电连接到电容器元件的底部电极。

[0005] 在一些实施例中，半导体装置包含载体、螺旋绝缘层和螺旋导电层。螺旋绝缘层在载体上。螺旋导电层在载体上且围绕螺旋绝缘层。

附图说明

[0006] 图1是根据本发明的一些实施例的半导体装置的截面图。

[0007] 图2是根据本发明的一些实施例的半导体装置封装的截面图。

[0008] 图3A和图3B是根据本发明的一些实施例的半导体装置的透视图。

[0009] 图4A、图4B、图4C、图4D和图4E说明根据本发明的一些实施例制造图1的半导体装置的方法。

[0010] 图5A、图5B、图5C、图5D和图5E说明根据本发明的一些实施例制造图2的半导体装置封装的方法。

[0011] 图6A、图6B、图6C和图6D说明根据本发明的一些实施例制造半导体装置封装的方法。

[0012] 图7A和图7B说明明根据本发明的一些实施例的模拟结果。

[0013] 图8A和图8B说明根据一些实施例的电流的截面图。

[0014] 图9说明根据本发明的一些实施例的模拟结果。

[0015] 贯穿图式和具体实施方式使用共用参考编号来指示相同或类似元件。本发明的实施例将从结合附图获取的以下详细描述中变得更显而易见。

具体实施方式

[0016] 在本发明中描述的是用于提供具有减小的封装尺寸的装置的技术。技术是经济的，并且与形成2.5维(2.5D)和三维(3D)集成电路(IC)封装兼容。

[0017] 除非另外说明，否则例如“上方”、“下方”、“上”、“左”、“右”、“下”、“顶部”、“底部”、“垂直”、“水平”、“侧面”、“高于”、“低于”、“上部”、“在……上方”、“在……之下”等等的空间描述是相对于图中所示的取向来指示的。应理解，本文中所使用的空间描述仅是出于说明的目的，且本文中所描述的结构的实际实施方案可以任何取向或方式在空间上布置，其限
制条件为本发明的实施例的优点不因此布置而有偏差。

[0018] 图1是根据本发明的一些实施例的半导体装置1的截面图。半导体装置1包含载体10、绝缘层(例如，第一绝缘层)40、图案化导电层80、导电连接件78和绝缘层(例如，第二绝缘层)60。图案化导电层80包含至少一个金属条(例如，第一金属条)801a、至少一个金属条(例如，第二金属条)801b、互连结构(例如，第一互连结构)802a、互连结构(例如，第二互连结构)802b、至少一个金属条(例如，第三金属条)803a和至少一个金属条(例如，第四金属
条)803b。金属条801a和801b也可以被称作基本上平行的顶部侧金属条，并且金属条803a和
803b也可以被称作基本上平行的底部侧金属条。

[0019] 在一或多个实施例中，载体10包含玻璃、硅、二氧化硅(SiO2)或其组合。载体10具有顶部表面101。在一或多个实施例中，载体10的厚度在约100微米(μm)到约300μm的范围内。在一些实施例中，由于所说明的实施例的制造过程，载体10是玻璃载体，并且就均方根表面粗糙度而言，玻璃载体的表面粗糙度小于约1μm，例如，约900纳米(nm)或更小、或约800nm或更小。

[0020] 在一或多个实施例中，载体10可以包含嵌入于载体10中的一或多个有源组件(例如，IC)和/或安置在载体10上的一或多个有源组件。在一或多个实施例中，载体10可以包含安置在载体10上的一或多个无源组件(例如，如图1中所示的电容器或电容器元件30)。电容器30包含图案化导电层311和313(例如，底部电极311和顶部电极313)以及绝缘层312。在一些实施例中，多个底部侧金属条803a和803b中的第一个电连接到电容器30的顶部电极313，并且多个底部侧金属条803a和803b中的第二个电连接到电容器30的底部电极311。

[0021] 绝缘层40安置在载体10的表面101上。绝缘层40具有顶部表面401和邻近于载体10且与顶部表面401相对的表面(例如，底部表面)402。在一些实施例中，绝缘层40包含合适的绝缘材料。举例来说，绝缘层40可以包含曝光型负性光刻胶，或可以由曝光型负性光刻胶形成。在一或多个实施例中，绝缘层40的厚度在约60μm到约180μm的范围内。

[0022] 金属条801a和801b安置在绝缘层40的表面401上。金属条801a安置在金属条801b上。金属条803a和803b安置在载体10的表面101上。金属条803a安置在金属条803b上。互连结构802a和802b穿透绝缘层40并且将金属条801a和801b连接到金属条803a和803b。在一些
实施例中，金属条801b、互连结构802b和金属条803b可包含(例如)钛铜(Ti-Cu)合金或其它合适的金属或金属合金或其组合。金属条801b、互连结构802b和金属条803b可以是晶种层
以允许形成金属条801a、互连结构802a和金属条803a。金属条801a、互连结构802a和金属条
803a可以是镀覆层。金属条801a和801b相应地电连接到互连结构802a和802b。

[0023] 半导体装置1可以包含多个金属条801a、多个金属条801b、多个金属条803a和多个金属条803b。多个金属条801a基本上彼此平行，例如，沿着一或多个延伸方向，所述延伸方向沿着载体10的表面101的平面。多个金属条801b基本上彼此平行，例如，沿着一或多个延伸方向，所述延伸方向沿着载体10的表面101的平面。多个金属条803a基本上彼此平行，例如，沿着一或多个延伸方向，所述延伸方向沿着载体10的表面101的平面。多个金属条803b基本上彼此平行，例如，沿着一或多个延伸方向，所述延伸方向沿着载体10的表面101的平面。在载体10上的金属条803a和803b可能并不平行于金属条801a和801b。在载体10上的金
属条803a和803b相应地电连接到互连结构802a和802b。

[0024] 在一些实施例中，金属条801a、互连结构802a和金属条803a可包含(例如)铜(Cu)，或其它金属，或金属合金，或其它导电材料。在一些实施例中，晶种层的材料不同于镀覆层的材料。

[0025] 在一些实施例中，金属条801a和801b、互连结构802a和802b以及金属条803a和803b充当电感器。在一些实施例中，互连结构802a和802b可以充当屏蔽元件。与2D集成的无源装置(IPD)电感器相比，图案化导电层80可以提供基本上相同的电导率、Q因数和电感(例如，图案化导电层80是用于U形电感器的3D电感器结构)。

[0026] 绝缘层60安置在绝缘层40的表面401上。绝缘层60覆盖金属条801a和801b、互连结构802a、金属条803a以及绝缘层40的表面401。绝缘层60延伸到绝缘层40中。互连结构802a围绕绝缘层60的延伸部分。在一些实施例中，绝缘层40包含第一绝缘材料，并且绝缘层60包含不同于第一绝缘材料的第二绝缘材料。在一些实施例中，绝缘层60的材料可为曝光型负
性光刻胶；然而，可以额外地或替代地使用其它合适的材料。导电连接件78被填充到通孔61中以覆盖金属条801a。导电连接件78可为焊料球。在一些实施例中，多个贯穿孔(例如，通孔)41形成于第一绝缘层40内，并且贯穿孔41中的每一个具有侧壁(例如，第一侧壁)41s。

[0027] 图2是根据本发明的一些实施例的半导体装置封装2的截面图。半导体装置封装2类似于图1的半导体装置1，并且不再相对于图2描述相同编号的组件。半导体装置封装2类
似于图1的半导体装置1，不同之处在于绝缘层42安置在绝缘层40与载体10之间。半导体装
置封装2包含载体10、半导体裸片20、绝缘层40、绝缘层42、图案化导电层80、导电连接件78、绝缘层60和绝缘层62。图案化导电层80包含至少一个金属条801、互连结构802和至少一个
金属条803。

[0028] 绝缘层42安置在载体10的表面101上。绝缘层42具有顶部表面421及邻近于载体10且与顶部表面421相对的表面422。在一些实施例中，绝缘层42和60的材料可为曝光型负性
光刻胶；然而，可以额外地或替代地使用其它合适的材料。绝缘层40可以包含曝光型负性光刻胶，或可以由曝光型负性光刻胶形成。在一些实施例中，绝缘层40包含第一绝缘材料，并且绝缘层42和60包含不同于第一绝缘材料的第二绝缘材料。

[0029] 金属条803安置在绝缘层42的表面421上。金属条801安置在绝缘层40的表面401上。互连结构802穿透绝缘层40并且将金属条801连接到金属条803。在一些实施例中，金属条801、互连结构802和金属条803可包含(例如)铜(Cu)，或其它金属，或金属合金，或其它导电材料。金属条801、互连结构802和金属条803可以包含晶种层以允许在金属条801、互连结构802和金属条803的形成期间镀覆。金属条801也可被称作顶部连续部分，并且金属条803
也可被称作底部连续部分。

[0030] 绝缘层60覆盖绝缘层40的表面401、半导体裸片20和金属条801。绝缘层60的一部分由金属条801和互连结构802包围。半导体裸片20通过导电粘合剂层附接到金属条803。半导体裸片20由金属条801和互连结构802包围。金属条801和互连结构802可以充当用于屏蔽
半导体裸片20的屏蔽元件。绝缘层62可以是焊料掩模层。在一些实施例中，绝缘层62的材料可为环氧树脂、曝光型负性光刻胶或额外地或替代地使用的其它绝缘材料。导电连接件78
通过导电垫连接到金属条801。导电连接件78可为焊料球。

[0031] 在一些实施例中，腔室90形成于绝缘层40中并且腔室90具有侧壁(例如，第二侧壁)90s。在一些实施例中，裸片20安置于绝缘层40的腔室90中。在一些实施例中，包含互连结构802的导电层80安置在绝缘层40的第一侧壁41s和第二侧壁90s上。在一些实施例中，导电层80包含顶部连续部分或金属条801以及底部连续部分或金属条803。

[0032] 图3A和图3B是根据本发明的一些实施例的半导体装置3的透视图。在图3A中，半导体装置3包含载体10、在载体10上的螺旋绝缘层44和在载体10上且围绕螺旋绝缘层44的螺
旋导电层70。在一或多个实施例中，载体10包含玻璃、硅、SiO2或其组合。螺旋绝缘层44的材料可以包含合适的绝缘材料。在一或多个实施例中，螺旋绝缘层44的材料可以是聚丙烯树
脂；然而，可以额外地或替代地使用其它合适的材料。螺旋导电层70的材料可包含(例如)
Cu，或其它金属，或金属合金，或其它导电材料。在一或多个实施例中，半导体装置3可以是U形电感器。在一些实施例中，螺旋导电层70的厚度小于约10μm。在一些实施例中，半导体装置3可以包含围绕螺旋导电层70的图案化绝缘层。与类似的2D电感器相比，具有中空的连续螺旋导电层70的2D电感器可以提供基本上相同的电导率、Q因数和电感。在图3B中，中空的连续螺旋导电层70的局部放大图并没有填充有绝缘层。在一些实施例中，螺旋导电层70的
厚度不超过或小于约10μm，例如，约900nm或更小、或约800nm或更小。

[0033] 图4A、图4B、图4C、图4D和图4E说明根据本发明的一些实施例制造图1的半导体装置1的方法。参考图4A，提供载体10。载体10具有顶部表面101。载体10包含玻璃、硅、SiO2或其组合。图案化导电层311、绝缘层312和图案化导电层313安置在载体10的表面101上。图案化导电层311和313连同绝缘层312一起形成电容器30。

[0034] 参考图4B，图案化绝缘层40安置在载体10的表面101上。图案化绝缘层40覆盖电容器30的一部分。图案化绝缘层40具有顶部表面401。在一些实施例中，绝缘层40包含合适的绝缘材料。举例来说，绝缘层40可以包含曝光型负性光刻胶，或可以由曝光型负性光刻胶形成。在一或多个实施例中，绝缘层40的厚度在约60μm到约180μm的范围内。图案化绝缘层40包含通孔41。通孔41的直径小于约20μm。

[0035] 参考图4C，金属条803b安置在通孔41的底部表面上。互连结构802b安置在通孔41的侧壁上。金属条801b安置在绝缘层40的表面401上。图案化光刻胶层74安置在金属条801b的一部分上。金属条803b、互连结构802b和金属条801b可以是晶种层，并且可以与彼此一体地形成。在一些实施例中，金属条801b、互连结构802b和金属条803b可包含(例如)Ti-Cu合金，或其它合适的金属或金属合金，或其组合。

[0036] 参考图4D，金属条801a、互连结构802a和金属条803a通过镀覆形成，并且可以与彼此一体地形成。在一些实施例中，金属条801a、互连结构802a和金属条803a可包含(例如)Cu，或其它金属，或金属合金，或其它导电材料。在镀覆之后，图案化导电层80包含金属条
801a和801b、互连结构802a和802b以及金属条803a和803b。图案化导电层80还包含通孔81。
图案化光刻胶层74通过蚀刻移除。

[0037] 参考图4E，绝缘层60形成或安置于绝缘层40的表面401上。绝缘层60覆盖金属条801a和801b、互连结构802a、金属条803a以及绝缘层40的表面401。绝缘层60延伸到绝缘层
40中并且填充通孔81。在一些实施例中，互连结构802a围绕绝缘层60的延伸部分。

[0038] 在一些实施例中，绝缘层40包含第一绝缘材料，并且绝缘层60包含不同于第一绝缘材料的第二绝缘材料。在一些实施例中，绝缘层60的材料可为曝光型负性光刻胶；然而，可以额外地或替代地使用其它合适的材料。接下来，导电连接件78被填充到通孔61中以覆
盖金属条801a来获取图1的半导体装置1。导电连接件78可为焊料球。

[0039] 图5A、图5B、图5C、图5D和图5E说明根据本发明的一些实施例制造图2的半导体装置封装2的方法。参考图5A，提供了载体10。载体10具有顶部表面101。载体10包含玻璃、硅、SiO2或其组合。图案化导电层311、绝缘层312和图案化导电层313安置在载体10的表面101
上。图案化导电层311和313连同绝缘层312一起形成电容器30。绝缘层42安置在载体10上且覆盖电容器30。绝缘层42包含通孔421。在一些实施例中，绝缘层42的材料可为曝光型负性光刻胶；然而，可以额外地或替代地使用其它合适的材料。

[0040] 参考图5B，图案化绝缘层40安置在绝缘层42上。图案化绝缘层40具有顶部表面401和通孔41。在一些实施例中，绝缘层40包含合适的绝缘材料。举例来说，绝缘层40可以包含曝光型负性光刻胶，或可以由曝光型负性光刻胶形成。参考图5B和图5C，金属条803安置在通孔41的底部表面上。金属条803中的一些连接到图案化导电层311和313。

[0041] 参考图5C，互连结构802安置在通孔41的侧壁上。金属条801安置在绝缘层40的表面401上。半导体裸片20通过导电粘合剂层附接到金属条803。金属条801、互连结构802和金属条803一起形成图案化导电层80。图案化导电层80还包含通孔81。

[0042] 参考图5D，绝缘层60经形成或安置以覆盖绝缘层40的表面401。绝缘层60还填充通孔81。接下来，图案化导电层82安置在绝缘层40的表面401、绝缘层60和金属条801上。参考图5E，绝缘层62经安置以覆盖绝缘层60和图案化导电层82。绝缘层62可以是焊料掩模层。在一些实施例中，绝缘层62的材料可为环氧树脂、曝光型负性光刻胶或额外地或替代地使用
的其它绝缘材料。接下来，导电连接件78形成或安置于导电垫上以获取图2的半导体装置封装2。导电连接件78可为焊料球。

[0043] 图6A、图6B、图6C和图6D说明根据一些实施例制造半导体装置封装的方法。图6A-6D中所示的制造方法类似于图5A-5D中所示的制造方法，不同之处在于形成两层的绝缘层
40。参考图6A，提供了载体10。载体10具有顶部表面101。载体10包含玻璃、硅、SiO2或其组合。图案化导电层311、绝缘层312和图案化导电层313安置在载体10的表面101上。图案化导电层311和313连同绝缘层312一起形成电容器30。绝缘层42安置在载体10上且覆盖电容器
30。绝缘层42包含通孔。在一些实施例中，绝缘层42的材料可为曝光型负性光刻胶；然而，可以额外地或替代地使用其它合适的材料。

[0044] 参考图6B，第一层图案化绝缘层40安置在绝缘层42上。图案化绝缘层40具有顶部表面401和通孔41。在一些实施例中，绝缘层40包含合适的绝缘材料。举例来说，绝缘层40可以包含曝光型负性光刻胶，或可以由曝光型负性光刻胶形成。金属条803安置在通孔41的底部表面上。互连结构802安置在通孔41的侧壁上。金属条801安置在绝缘层40的表面401上。
半导体裸片20通过导电粘合剂层附接到金属条803。金属条801、互连结构802和金属条803
一起形成第一层图案化导电层80。接下来，第二层图案化绝缘层40安置在第一层图案化绝
缘层40上。第二层图案化导电层80以与第一层图案化导电层80类似的方法形成。

[0045] 参考图6C，绝缘层60经形成或安置以覆盖第二层绝缘层40的表面401。绝缘层60还填充第二层图案化导电层80的通孔81。接下来，图案化导电层82安置在第二层绝缘层40的
表面401上。

[0046] 参考图6D，绝缘层62经安置以覆盖绝缘层60和图案化导电层82。绝缘层62可以是焊料掩模层。在一些实施例中，绝缘层62的材料可为环氧树脂、曝光型负性光刻胶或额外地或替代地使用的其它绝缘材料。接下来，导电连接件78形成或安置于导电垫上以获取图6D
的半导体装置。导电连接件78可为焊料球。

[0047] 图7A说明根据一些实施例的2D电感器和U形电感器的Q因数的模拟图。曲线96表示包含60μm的金属结构的2D电感器设计的Q因数。曲线95表示包含50μm的金属结构的U形电感器设计的Q因数。曲线94表示包含40μm的金属结构的2D电感器设计的Q因数。曲线93表示包含30μm的金属结构的2D电感器设计的Q因数。曲线92表示包含20μm的金属结构的2D电感器设计的Q因数。曲线91表示包含10μm的金属结构的2D电感器设计的Q因数。如图7A所示，50μm的U形电感器的Q因数在2.4千兆赫(GHz)处较高。

[0048] 图7B说明根据一些实施例的2D电感器和U形电感器的Q因数的模拟结果。具有10μm的金属厚度的U形电感器的Q因数在2.4GHz处为81。具有50μm的金属厚度的2D电感器在
2.4GHz处为80。与2D电感器设计相比，具有10μm的金属厚度的U形电感器具有更好的Q因数性能。

[0049] 图8A和图8B说明U形电感器4的电流的截面图。在图8A中，电流密度将平均分布在金属结构5内。在图8B中，在高频处，电流密度将仅分布在金属结构5的表面上。电流密度在金属结构5的表面附近最大。在高频处，电流密度将随着金属结构5中的深度的增大而降低
(例如，趋肤效应)。

[0050] 图9提供根据本发明的一些实施例的模拟结果。如图9中所示，在频率增加时，电流密度的趋肤深度降低。在5GHz的频率处，趋肤深度为约0.9μm。

[0051] 如本文中所使用，术语“近似”、“基本上”和“约”用于描述和解释小的变化。当与事件或情况结合使用时，所述术语可指事件或情况精确发生的例子以及事件或情况极近似地发生的例子。举例来说，当结合数值使用时，术语可指小于或等于所述数值的±10％的变化范围，例如，小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小
于或等于±1％、小于或等于±0.5％、小于或等于±0.1％，或小于或等于±0.05％。对于另
一实例，如果第一角度与第二角度之间的差值小于或等于±10°(例如,±5°、±4°、±3°、±
2°、±1°、±0.5°、±0.1°或±0.05°)，那么第一角度可近似与第二角度相同。举例来说，“基本上”平行可指代相对于0°的小于或等于±10°的角度变化范围，例如，小于或等于±5°、小于或等于±4°、小于或等于±3°、小于或等于±2°、小于或等于±1°、小于或等于±0.5°、小
于或等于±0.1°，或小于或等于±0.05°。举例来说，“基本上”垂直可指代相对于90°的小于或等于±10°的角度变化范围，例如，小于或等于±5°、小于或等于±4°、小于或等于±3°、
小于或等于±2°、小于或等于±1°、小于或等于±0.5°、小于或等于±0.1°，或小于或等于
±0.05°。

[0052] 如本文所使用，术语“导电”和“电导性”和“电导率”指传输电流的能力。电导材料通常指示呈现对于电流流动的极少或零对抗的那些材料。电导率的一个量度是西门子/米4 5 6
(S/m)。通常，电导材料为导电率大于近似10S/m(例如，至少10S/m或至少10S/m)的一种材
料。材料的电导率有时可随温度而变化。除非另外说明，否则材料的电导率是在室温下测量的。

[0053] 另外，有时在本文中以范围格式呈现量、比率和其它数值。应理解，此类范围格式是用于便利和简洁起见，且应灵活地理解为不仅包含明确地指定为范围限制的数值，且还包含涵盖于所述范围内的所有个体数值或子范围，如同明确地指定每一数值和子范围一
般。

[0054] 虽然已参考本发明的具体实施例描述并说明本发明，但这些描述和说明并不限制本发明。所属领域的技术人员应理解，可在不脱离如由所附权利要求书界定的本发明的真
实精神和范围的情况下，作出各种改变且取代等效物。所述图式可能未必按比例绘制。归因于制造过程及容差，本发明中的艺术再现与实际设备之间可能存在区别。可能存在并未特
定说明的本发明的其它实施例。应将本说明书和图式视为说明性的而非限制性的。可作出
修改，以使特定情况、材料、物质组成、方法或过程适应于本发明的目标、精神以及范围。所有此类修改都意图在所附权利要求书的范围内。虽然本文中所公开的方法已参考按特定次
序执行的特定操作加以描述，但应理解，可在不脱离本发明的教示的情况下组合、细分或重新排序这些操作以形成等效方法。因此，除非本文中特别指示，否则操作的次序和分组并非本发明的限制。