栅极的制造方法

摘要

本发明公开了一种栅极的制造方法，包括步骤：步骤一、在半导体衬底表面依次形成栅介质层和多晶硅栅；步骤二、在多晶硅栅的表面形成硬质掩模层；步骤三、对选定区域的硬质掩模层进行回刻；步骤四、进行光刻刻蚀形成多个栅极；步骤五、对选定区域的原件进行原件增强工艺，原件增强工艺对相应的原件的栅极的高度产生降低，步骤三的硬质掩模层的回刻对相应的栅极的高度的降低值和原件增强工艺对相应的原件的栅极的高度的降低值相互抵消使各区域的栅极的高度趋于一致。本发明能稳定控制栅极的高度，提高栅极高度的一致性，并进而能提高器件的电学性能。

权利要求

1.一种栅极的制造方法，其特征在于，包括如下步骤：

步骤一、提供一半导体衬底，在所述半导体衬底表面依次形成栅介质层和多晶硅栅；

步骤二、在所述多晶硅栅的表面形成硬质掩模层；

步骤三、对选定区域的所述硬质掩模层进行回刻，所述硬质掩模层的回刻对应的选定区域为后续栅极刻蚀后的原件增强工艺不会对栅极的高度产生降低影响的区域，对所述硬质掩模层的回刻的厚度根据后续的所述原件增强工艺对相应的所述栅极的高度的降低值确定；

步骤四、进行光刻刻蚀形成多个栅极，各所述栅极由刻蚀后的所述栅介质层、所述多晶硅栅和所述硬质掩模层叠加而成；

步骤五、对选定区域的原件进行所述原件增强工艺，所述原件增强工艺对相应的所述原件的栅极的高度产生降低，步骤三的所述硬质掩模层的回刻对相应的所述栅极的高度的降低值和所述原件增强工艺对相应的所述原件的栅极的高度的降低值相互抵消使各区域的所述栅极的高度一致。

2.如权利要求1所述的栅极的制造方法，其特征在于：所述半导体衬底为硅衬底。

3.如权利要求1所述的栅极的制造方法，其特征在于：所述栅介质层为栅氧化层。

4.如权利要求1所述的栅极的制造方法，其特征在于：所述硬质掩模层由第一氮化层和第二氧化层叠加而成。

5.如权利要求4所述的栅极的制造方法，其特征在于：步骤三中对所述硬质掩模层的回刻为对所述第二氧化层的回刻。

6.如权利要求4所述的栅极的制造方法，其特征在于：在进行步骤五的所述原件增强工艺之前还包括在各所述栅极的侧面形成由第三氮化层组成的侧墙的步骤，所述第三氮化层还将顶部进行了所述硬质掩模层的回刻的所述栅极的顶部覆盖，在顶部未进行所述硬质掩模层的回刻的所述栅极的顶部的所述第三氮化层去除。

7.如权利要求1所述的栅极的制造方法，其特征在于：在所述半导体衬底中形成有场氧化层，由所述场氧化层隔离出有源区。

8.如权利要求7所述的栅极的制造方法，其特征在于：所述有源区包括核心区域对应的有源区和输入输出区域对应的有源区。

9.如权利要求8所述的栅极的制造方法，其特征在于：所述原件包括核心原件和输入输出原件。

10.如权利要求9所述的栅极的制造方法，其特征在于：所述原件为场效应晶体管。

11.如权利要求10所述的栅极的制造方法，其特征在于：所述原件包括n型场效应晶体管和p型场效应晶体管。

12.如权利要求11所述的栅极的制造方法，其特征在于：步骤五中的所述原件增强工艺为锗硅工艺。

13.如权利要求12所述的栅极的制造方法，其特征在于：所述原件增强工艺在所述p型场效应晶体管的源区或漏区形成锗硅层。

14.如权利要求7所述的栅极的制造方法，其特征在于：所述场氧化层为浅沟槽场氧，采用浅沟槽隔离工艺形成。

15.如权利要求4所述的栅极的制造方法，其特征在于：步骤五之后还包括去除所述硬质掩模层的所述第二氧化层的步骤。

说明书

栅极的制造方法

技术领域

[0001] 本发明涉及一种半导体集成电路制造方法，特别是涉及一种栅极的制造方法。

背景技术

[0002] 现有先进逻辑芯片工艺中，原件通常包括n型场效应晶体管(FET)即nFET和p 型场效应晶体管即pFET，为了增加原件电性性能，会pFET或nFET的工艺外额外进行原件增强工艺。这些原件增强工艺会直接影响到后续各种不同原件间栅极高度，造成后续不同原件间栅极高度的不同而影响原件电性。如图1所示，是现有栅极的制造方法形成的栅极的结构图；在半导体衬底如硅衬底101上形成由场氧化层102，场氧化层102通常采用浅沟槽隔离(STI)工艺形成。场氧化层102隔离出有源区，有源区包括了核心(Core)区域的有源区和输入输出(IO)区域的有源区，核心区域的有源区中形成有核心器件，输入输出区域的有源区中形成有输入输出器件；图1中的显示了核心nFET201、核心pFET202，输入输出nFET203，输入输出pFET204。现有方法中，各原件的栅极结构的叠加结构相同且是同时进行光刻定义并刻蚀形成，各原件的栅极都是由栅介质层如栅氧化层、多晶硅栅103和硬质掩模层叠加而成，硬质掩模层则由氮化层104和氧化层105叠加而成。

[0003] 在栅极形成之后，现有方法中通常还进行原件增强工艺，图1所对应的器件的原件增强工艺为形成锗硅层106，锗硅层106形成于核心pFET202和输入输出pFET204 的源区或漏区，能够增加pFET的沟道空穴的迁移率，从而提高器件的电学性能。在栅极的侧面形成有侧墙107，侧墙107通过采用氮化层组成，侧墙107的氮化层还覆盖核心nFET201和输入输出nFET203的栅极的顶部，核心pFET202和输入输出pFET204 的栅极的顶部的侧墙107对应的氮化层去除。

[0004] 在进行原件增强工艺对应的锗硅层106时，会对核心pFET202和输入输出pFET204 的栅极产生相应的回刻，使得核心pFET202和输入输出pFET204的栅极的高度变低，最后使得同一半导体衬底101表面上的各区域的栅极的高度不一致，如图1中的虚线圈205所示，参考虚线AA所示可知，半导体衬底101表面上的各区域的栅极的高度具有较大的差异。栅极的高度会对后续的中段工艺(MEOL)产生不利的影响。

[0005] 如图2A至图2B所示，是图1所示的栅极进行后续的硬质掩模层的回刻工艺的各步骤中的结构图；后续硬质掩模层的回刻工艺包括步骤：

[0006] 如图2A所示，进行光刻胶206的涂布；之后对光刻胶206进行回刻，回刻后的光刻胶206的高度高于多晶硅栅103的高度。

[0007] 如图2B所示，以光刻胶206为掩膜进行硬质掩模层的氧化层105的回刻。但是由于栅极的高度不一，也即各栅极的顶部的氧化层105的厚度不一。而在氧化层105 的回刻过程中，光刻胶206有一定的损耗，在有些栅极顶部的氧化层105还没有完成去除时，部分光刻胶206的高度已经低于多晶硅栅103的高度，从而会将多晶硅栅103 的侧面暴露出来。这种栅极的高度差距过大带来的光刻胶206的过渡损耗，容易造成有源区的损伤以及多晶硅栅的损伤，从而会影响原件的电性。

发明内容

[0008] 本发明所要解决的技术问题是提供一种栅极的制造方法，能稳定控制栅极的高度，提高栅极高度的一致性。

[0009] 为解决上述技术问题，本发明提供的栅极的制造方法包括如下步骤：

[0010] 步骤一、提供一半导体衬底，在所述半导体衬底表面依次形成栅介质层和多晶硅栅。

[0011] 步骤二、在所述多晶硅栅的表面形成硬质掩模层。

[0012] 步骤三、对选定区域的所述硬质掩模层进行回刻，所述硬质掩模层的回刻对应的选定区域为后续栅极刻蚀后的原件增强工艺不会对栅极的高度产生降低影响的区域，对所述硬质掩模层的回刻的厚度根据后续的所述原件增强工艺对相应的所述栅极的高度的降低值确定。

[0013] 步骤四、进行光刻刻蚀形成多个栅极，各所述栅极由刻蚀后的所述栅介质层、所述多晶硅栅和所述硬质掩模层叠加而成。

[0014] 步骤五、对选定区域的原件进行所述原件增强工艺，所述原件增强工艺对相应的所述原件的栅极的高度产生降低，步骤三的所述硬质掩模层的回刻对相应的所述栅极的高度的降低值和所述原件增强工艺对相应的所述原件的栅极的高度的降低值相互抵消使各区域的所述栅极的高度趋于一致。

[0015] 进一步的改进是，所述半导体衬底为硅衬底。

[0016] 进一步的改进是，所述栅介质层为栅氧化层。

[0017] 进一步的改进是，所述硬质掩膜层由第一氮化层和第二氧化层叠加而成。

[0018] 进一步的改进是，步骤三中对所述硬质掩模层的回刻为对所述第二氧化层的回刻。

[0019] 进一步的改进是，在进行步骤五的所述原件增强工艺之前还包括在各所述栅极的侧面形成由第三氮化层组成的侧墙的步骤，所述第三氮化层还将顶部进行了所述硬质掩模层的回刻的所述栅极的顶部覆盖，在顶部未进行所述硬质掩模层的回刻的所述栅极的顶部的所述第三氮化层去除。

[0020] 进一步的改进是，在所述半导体衬底中形成有场氧化层，由所述场氧化层隔离出有源区。

[0021] 进一步的改进是，所述有源区包括核心区域对应的有源区和输入输出区域对应的有源区。

[0022] 进一步的改进是，所述原件包括核心原件和输入输出原件。

[0023] 进一步的改进是，所述原件为场效应晶体管。

[0024] 进一步的改进是，所述原件包括n型场效应晶体管和p型场效应晶体管。

[0025] 进一步的改进是，步骤五中的所述原件增强工艺为锗硅工艺。

[0026] 进一步的改进是，所述原件增强工艺在所述p型场效应晶体管的源区或漏区形成锗硅层。

[0027] 进一步的改进是，所述场氧化层为浅沟槽场氧，采用浅沟槽隔离工艺形成。

[0028] 进一步的改进是，步骤五之后还包括去除所述硬质掩模层的所述第二氧化层的步骤。

[0029] 本发明根据栅极刻蚀后的原件增强工艺会降低对应的栅极的高度出发，在栅极刻蚀之前对不需要进行原件增强工艺的区域中硬质掩模层进行事先的回刻一定厚度，且回刻的厚度更加原件增强工艺对栅极降低的厚度进行设置，这样能够实现在各区域的栅极都降低相应的厚度，各栅极将的厚度能使各栅极的高度差异抵消，从而能使各区域的栅极的高度趋于一致，所以本发明能稳定控制栅极的高度，提高栅极高度的一致性；而栅极高度的一致性的提高能够消除由于栅极高度的差异对后续的中段工艺的影响，从而能提高器件的电学性能。

附图说明

[0030] 下面结合附图和具体实施方式对本发明作进一步详细的说明：

[0031] 图1是现有栅极的制造方法形成的栅极的结构图；

[0032] 图2A-图2B是图1所示的栅极进行后续的硬质掩模层的回刻工艺的各步骤中的结构图；

[0033] 图3是本发明实施例方法的流程图；

[0034] 图4A-图4E是本发明实施例方法各步骤中的器件结构图。

具体实施方式

[0035] 如图3所示，是本发明实施例方法的流程图；图4A至图4E是本发明实施例方法各步骤中的器件结构图，本发明实施例栅极的制造方法包括如下步骤：

[0036] 步骤一、如图4A所示，提供一半导体衬底1，在所述半导体衬底1表面依次形成栅介质层和多晶硅栅3。

[0037] 本发明实施例中，所述半导体衬底1为硅衬底。

[0038] 所述栅介质层为栅氧化层。

[0039] 在所述半导体衬底1中形成有场氧化层2，由所述场氧化层2隔离出有源区，所述场氧化层2为浅沟槽场氧，采用浅沟槽隔离工艺形成。

[0040] 所述有源区包括核心区域对应的有源区和输入输出区域对应的有源区。所述原件包括核心原件和输入输出原件。所述原件为场效应晶体管。所述原件包括n型场效应晶体管即nFET和p型场效应晶体管即pFET。

[0041] 步骤二、如图4A所示，在所述多晶硅栅3的表面形成硬质掩模层。

[0042] 本发明实施例中，所述硬质掩膜层由第一氮化层4和第二氧化层5叠加而成。

[0043] 步骤三、对选定区域的所述硬质掩模层进行回刻，所述硬质掩模层的回刻对应的选定区域为后续栅极刻蚀后的原件增强工艺不会对栅极的高度产生降低影响的区域，对所述硬质掩模层的回刻的厚度根据后续的所述原件增强工艺对相应的所述栅极的高度的降低值确定。

[0044] 本发明实施例中，对所述硬质掩模层的回刻为对所述第二氧化层5的回刻，回刻步骤包括：

[0045] 如图4B所示，形成光刻胶301，进行光刻打开需要进行所述硬质掩模层的回刻的选定区域。

[0046] 如图4C所示，以光刻胶301为掩膜进行所述硬质掩模层的所述第二氧化层5的回刻，回刻的深度等于后续原件增强工艺对相应的所述第二氧化层5的降低的高度。

[0047] 之后去除光刻胶301。

[0048] 步骤四、如图4D所示，进行光刻刻蚀形成多个栅极，各所述栅极由刻蚀后的所述栅介质层、所述多晶硅栅3和所述硬质掩模层叠加而成。从图4D可以看出，刻蚀形成栅极之后，各栅极的高度并不相同。

[0049] 步骤五、如图4E所示，对选定区域的原件进行所述原件增强工艺，所述原件增强工艺对相应的所述原件的栅极的高度产生降低，步骤三的所述硬质掩模层的回刻对相应的所述栅极的高度的降低值和所述原件增强工艺对相应的所述原件的栅极的高度的降低值相互抵消使各区域的所述栅极的高度趋于一致。

[0050] 在进行步骤五的所述原件增强工艺之前还包括在各所述栅极的侧面形成由第三氮化层7组成的侧墙7的步骤，所述第三氮化层7还将顶部进行了所述硬质掩模层的回刻的所述栅极的顶部覆盖，在顶部未进行所述硬质掩模层的回刻的所述栅极的顶部的所述第三氮化层7去除。

[0051] 本发明实施例中，所述原件增强工艺为锗硅工艺。所述原件增强工艺在所述p型场效应晶体管的源区或漏区形成锗硅层6。

[0052] 图4E中的显示了核心nFET401、核心pFET402，输入输出nFET403，输入输出 pFET404。和图1相比可知，本发明在所述原件增强工艺完成后，栅极的高度的一致性得到提高，如图4E中，虚线圈405所示，参考虚线BB所示可知，各栅极的高度的差异很小，基本相同，具有较好的一致性。

[0053] 步骤五之后还包括去除所述硬质掩模层的所述第二氧化层5的步骤。由于本发明实施例方法形成的栅极具有较好的高度一致性，不会出现图2B中所示的光刻胶过度消耗的情形，所以也即不会带来由于所述硬质掩模层的所述第二氧化层5的回刻过程中光刻胶的过渡消耗而产生的对有源区和栅极的多晶硅栅的损伤。

[0054] 本发明实施例根据栅极刻蚀后的原件增强工艺会降低对应的栅极的高度出发，在栅极刻蚀之前对不需要进行原件增强工艺的区域中硬质掩模层进行事先的回刻一定厚度，且回刻的厚度更加原件增强工艺对栅极降低的厚度进行设置，这样能够实现在各区域的栅极都降低相应的厚度，各栅极将的厚度能使各栅极的高度差异抵消，从而能使各区域的栅极的高度趋于一致，所以本发明实施例能稳定控制栅极的高度，提高栅极高度的一致性；而栅极高度的一致性的提高能够消除由于栅极高度的差异对后续的中段工艺的影响，从而能提高器件的电学性能。

[0055] 以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。