3D NAND检测结构及其形成方法

摘要

本发明涉及一种3D NAND测试结构及其形成方法，该形成方法包括：提供半导体衬底，所述半导体衬底表面形成有堆叠结构和围绕所述堆叠结构的介质层，所述堆叠结构由牺牲层和隔离层堆叠而成，包括核心区域和围绕所述核心区域的阶梯区域，所述介质层覆盖所述堆叠结构；形成贯穿所述核心区域至半导体衬底表面的栅极通孔；去除所述牺牲层，在所述隔离层之间形成开口；形成填充满所述开口的控制栅极以及填充满所述栅极通孔的第一金属插塞，所述第一金属插塞与各层的控制栅极电连接。上述方法形成的3D NAND测试结构通过第一金属插塞将所有控制栅极之间短路连接，从而仅通过第一金属插塞就可以对所有存储单元进行测试。

权利要求

1.一种3D NAND检测结构的形成方法，其特征在于，包括：

提供半导体衬底，所述半导体衬底表面形成有堆叠结构和围绕所述堆叠结构的介质层，所述堆叠结构由牺牲层和隔离层堆叠而成，包括核心区域和围绕所述核心区域的阶梯区域，所述介质层覆盖所述堆叠结构；

形成贯穿所述核心区域至所述半导体衬底表面的栅极通孔；

去除所述牺牲层，在所述隔离层之间形成开口；

形成填充满所述开口的控制栅极以及填充满所述栅极通孔的第一金属插塞，所述第一金属插塞与各层的控制栅极电连接。

2.根据权利要求1所述的3D NAND检测结构的形成方法，其特征在于，所述形成方法还包括：形成覆盖所述介质层的层间介质层；在所述层间介质层内形成位于所述第一金属插塞顶部表面的金属过孔，用于进行纳米探针测试。

3.根据权利要求1所述的3D NAND检测结构的形成方法，其特征在于，所述控制栅极及所述第一金属插塞的形成方法包括：在所述开口及所述栅极通孔内沉积栅极材料，所述栅极材料填充满所述开口及所述栅极通孔；形成位于所述开口内的所述控制栅极和位于所述栅极通孔内的所述第一金属插塞。

4.根据权利要求1所述的3D NAND检测结构的形成方法，其特征在于，形成所述栅极通孔的同时，形成贯穿所述核心区域至半导体衬底表面的共源极沟槽；在形成所述控制栅极、所述第一金属插塞之后，形成填充满所述共源极沟槽的共源极结构。

5.根据权利要求4所述的3D NAND检测结构的形成方法，其特征在于，所述形成方法还包括：在去除所述牺牲层之后，在所述栅极通孔和所述共源极沟槽底部的所述半导体衬底内形成掺杂区以及位于所述栅极通孔和所述共源极沟槽底部的所述半导体衬底表面的氧化层。

6.根据权利要求1所述的3D NAND检测结构的形成方法，其特征在于，所述半导体衬底表面还形成有位于所述堆叠结构外围的外围电路，所述外围电路被所述介质层覆盖；所述形成方法还包括：形成贯穿所述介质层至所述外围电路的接触区域的第二金属插塞。

7.根据权利要求1所述的3D NAND检测结构的形成方法，其特征在于，所述堆叠结构内具有贯穿所述核心区域至所述半导体衬底的沟道结构。

8.一种3D NAND检测结构，其特征在于，包括：

半导体衬底，所述半导体衬底表面形成有存储堆叠结构和围绕所述存储堆叠结构的介质层，所述存储堆叠结构由控制栅极和隔离层堆叠而成，包括核心区域和围绕所述核心区域的阶梯区域，所述介质层覆盖所述存储堆叠结构；

贯穿所述核心区域至所述半导体衬底表面的第一金属插塞，所述第一金属插塞与各层的控制栅极电连接。

9.根据权利要求8所述的3D NAND检测结构，其特征在于，还包括：覆盖所述介质层的层间介质层；在所述层间介质层内的位于所述第一金属插塞顶部表面的金属过孔，用于进行纳米探针测试。

10.根据权利要求8所述的3D NAND检测结构，其特征在于，还包括：贯穿所述核心区域至半导体衬底表面的共源极结构。

11.根据权利要求10所述的3D NAND检测结构，其特征在于，还包括：位于所述第一金属插塞和所述共源极结构底部的所述半导体衬底内的掺杂区以及位于所述栅极通孔和所述共源极沟槽底部的所述半导体衬底表面的氧化层。

12.根据权利要求8所述的3D NAND检测结构，其特征在于，所述半导体衬底表面还形成有位于所述存储堆叠结构外围的外围电路，所述外围电路被所述介质层覆盖；还包括：贯穿所述介质层至所述外围电路的接触区域的第二金属插塞。

13.根据权利要求8所述的3D NAND检测结构，其特征在于，所述存储堆叠结构内具有贯穿所述核心区域至所述半导体衬底的沟道结构。

说明书

3D NAND检测结构及其形成方法

技术领域

[0001] 本发明涉及半导体技术领域，尤其涉及一种3D NAND检测结构及其形成方法。

背景技术

[0002] 随着3D NAND技术的不断发展，3D NAND的存储结构已超过64层，存储阵列芯片和外围CMOS电路芯片同时并行开发有助于进一步提高开发效率。即便不同代的存储阵列芯片也可以共享相似的CMOS电路芯片以获得更高的存储容量和存储单元密度。

[0003] 除了与工艺相关的基础研究之外，在技术节点达到更高一代的情况下，如何快速进行读取测试非常重要。目前，3D NAND存储器的读取检测过程主要分为三个阶段：第一阶段是通过半人工的纳米探针读取存储单元的开关电流；第二阶段是通过晶圆电性参数测试的测试图形进行存储单元功能的检测；第三阶段是获取区块功能和产率检测。

[0004] 针对上述读取检测过程的三个阶段，无论采用哪种方法，都需要将阱区、控制栅极和/或阶梯区插塞、沟道通孔结构以及阵列共源极结构通过金属互连结构连接至测试端。

[0005] 现有技术中，在存储结构完全形成之后，还需要将后端过程中所有的电气通道，包括：阱区、控制栅极和/或阶梯区插塞、沟道通孔结构以及阵列共源极结构等全部形成之后才能够进行测试，并且还需要在顶部形成金属互连线以连接测试电路。因此，无法快速及时地获取3D NAND的检测结果，延长了3D NAND开发和市场推出周期。

[0006] 因此，需要设计一种3D NAND检测结构，实现快速检测。

发明内容

[0007] 本发明所要解决的技术问题是，提供一种3D NAND检测结构及其形成方法，以实现对3D NAND检测的早期快速检测。

[0008] 为解决上述问题，本发明提出一种3D NAND检测结构的形成方法，包括：提供半导体衬底，所述半导体衬底表面形成有堆叠结构和围绕所述堆叠结构的介质层，所述堆叠结构由牺牲层和隔离层堆叠而成，包括核心区域和围绕所述核心区域的阶梯区域，所述介质层覆盖所述堆叠结构；形成贯穿所述核心区域至所述半导体衬底表面的栅极通孔；去除所述牺牲层，在所述隔离层之间形成开口；形成填充满所述开口的控制栅极以及填充满所述栅极通孔的第一金属插塞，所述第一金属插塞与各层的控制栅极电连接。

[0009] 可选的，所述形成方法还包括：形成覆盖所述介质层的层间介质层；在所述层间介质层内形成位于所述第一金属插塞顶部表面的金属过孔，用于进行纳米探针测试。

[0010] 可选的，所述控制栅极及所述第一金属插塞的形成方法包括：在所述开口及所述栅极通孔内沉积栅极材料，所述栅极材料填充满所述开口及所述栅极通孔；形成位于所述开口内的所述控制栅极和位于所述栅极通孔内的所述第一金属插塞。

[0011] 可选的，形成所述栅极通孔的同时，形成贯穿所述核心区域至半导体衬底表面的共源极沟槽；在形成所述控制栅极、所述第一金属插塞之后，形成填充满所述共源极沟槽的共源极结构。

[0012] 可选的，所述形成方法还包括：在去除所述牺牲层之后，在所述栅极通孔和所述共源极沟槽底部的所述半导体衬底内形成掺杂区以及位于所述栅极通孔和所述共源极沟槽底部的所述半导体衬底表面的氧化层。

[0013] 可选的，所述半导体衬底表面还形成有位于所述堆叠结构外围的外围电路，所述外围电路被所述介质层覆盖；所述形成方法还包括：形成贯穿所述介质层至所述外围电路的接触区域的第二金属插塞。

[0014] 可选的，所述堆叠结构内具有贯穿所述核心区域至所述半导体衬底的沟道结构。

[0015] 本发明的技术方案还提供一种3D NAND检测结构，包括：半导体衬底，所述半导体衬底表面形成有存储堆叠结构和围绕所述存储堆叠结构的介质层，所述存储堆叠结构由控制栅极和隔离层堆叠而成，包括核心区域和围绕所述核心区域的阶梯区域，所述介质层覆盖所述存储堆叠结构；贯穿所述核心区域至所述半导体衬底表面的第一金属插塞，所述第一金属插塞与各层的控制栅极电连接。

[0016] 可选的，还包括：覆盖所述介质层的层间介质层；在所述层间介质层内的位于所述第一金属插塞顶部表面的金属过孔，用于进行纳米探针测试。

[0017] 可选的，还包括：贯穿所述核心区域至半导体衬底表面的共源极结构。

[0018] 可选的，还包括：位于所述第一金属插塞和所述共源极结构底部的所述半导体衬底内的掺杂区以及位于所述栅极通孔和所述共源极沟槽底部的所述半导体衬底表面的氧化层。

[0019] 可选的，所述半导体衬底表面还形成有位于所述存储堆叠结构外围的外围电路，所述外围电路被所述介质层覆盖；还包括：贯穿所述介质层至所述外围电路的接触区域的第二金属插塞。

[0020] 可选的，所述存储堆叠结构内具有贯穿所述核心区域至所述半导体衬底的沟道结构。

[0021] 本发明的3D NAND检测结构的形成方法中，在形成3D NAND的堆叠结构的核心区域形成贯穿核心区域的栅极通孔；同时形成控制栅极和填充栅极通孔的第一金属插塞，所述第一金属插塞连接至存储阵列的所有控制栅极。通过所述第一金属插塞可以对所有的存储单元进行检测，无需在阶梯区域形成连接各层控制栅极的金属插塞，也无需形成上层的后端检测电路以及测试图形，可以简化工艺步骤，节约时间和成本。并且，形成步骤与现有的3D NAND存储器的工艺流程兼容。

[0022] 本发明的3D NAND检测结构的核心区域内具有贯穿至半导体衬底表面的第一金属插塞，所有控制栅极均通过所述第一金属插塞短路连接，能够在早期实现对所有存储单元的检测，特别是开关电流的检测，在所述存储堆叠结构上方形成后端金属层之前就能够进行检测，能够极大的缩短3D NAND的性能检测周期，并且节约成本。

附图说明

[0023] 图1为本发明一具体实施方式的3D NAND检测结构的形成方法的流程示意图；

[0024] 图2至图8为本发明一具体实施方式的3D NAND检测结构的形成过程的结构示意图。

具体实施方式

[0025] 下面结合附图对本发明提供的一种3D NAND检测结构及其形成方法的具体实施方式做详细说明。

[0026] 请参考图1，为本发明一具体所述方式的3D NAND检测结构的形成方法的结构示意图。

[0027] 所述3D NAND检测结构的形成方法包括如下步骤：

[0028] 步骤S101：提供半导体衬底，所述半导体衬底表面形成有堆叠结构和围绕所述堆叠结构的介质层，所述堆叠结构由牺牲层和隔离层堆叠而成，包括核心区域和围绕所述核心区域的阶梯区域，所述介质层覆盖所述堆叠结构。

[0029] 步骤S102：形成贯穿所述核心区域至所述半导体衬底表面的栅极通孔；去除所述牺牲层，在所述隔离层之间形成开口。

[0030] 步骤S103：形成填充满所述开口的控制栅极以及填充满所述栅极通孔的第一金属插塞，所述第一金属插塞与各层的控制栅极电连接。

[0031] 以下请参考图2至图8，为本发明一具体实施方式的3D NAND检测结构的形成过程的结构示意图。

[0032] 请参考图2，提供半导体衬底100，所述半导体衬底100表面形成有堆叠结构200和围绕所述堆叠结构200的介质层110，所述堆叠结构200由牺牲层2002和隔离层2001堆叠而成，包括核心区域220和围绕所述核心区域220的阶梯区域210，所述介质层110覆盖所述堆叠结构200。

[0033] 所述堆叠结构200内还具有贯穿所述核心区域220至半导体衬底100的沟道结构201。

[0034] 所述半导体衬底100可以为单晶硅衬底、Ge衬底、SiGe衬底、SOI或GOI等；根据器件的实际需求，可以选择合适的半导体衬底100，在此不作限定。该具体实施方式中，所述半导体衬底100为单晶硅晶圆。

[0035] 所述堆叠结构200的牺牲层2002材料可以为氮化硅、隔离层2001材料可以为氧化硅。所述沟道结构201包括形成于沟道孔底部的衬底外延层2011、以及位于沟道孔内的沟道材料层2012。在一个示例中，所述沟道材料层2012可包括功能侧墙及覆盖功能侧墙表面的多晶硅层和位于所述多晶硅层表面且填充满沟道孔的沟道介质层。所述功能侧墙为O-N-O(氧化硅-氮化硅-氧化硅)的复合层结构。然而，所述沟道材料层2012的结构并非本发明的限制，例如多晶硅层可为实心结构。

[0036] 该具体实施方式中，所述堆叠结构200包括两层子堆叠结构，分别为底层堆叠结构200a和上层堆叠结构200b，所述底层堆叠结构200a与上层堆叠结构200b之间通过介质层
110隔离；所述沟道结构201包括位于所述底层堆叠结构200a内的底层沟道结构和位于所述上层堆叠结构200b内的上层沟道结构。通过形成多个子堆叠结构可以提高堆叠结构200的整体高度，提高存储单元密度。

[0037] 具体的，该具体实施方式中，所述堆叠结构200与介质层110的形成方法包括在半导体衬底100表面依次堆叠形成牺牲层2002和隔离层2001，然后将所述牺牲层2002和隔离层2001的边缘区域刻蚀成阶梯状，形成底层堆叠结构200a；然后沉积底层介质层覆盖所述底层堆叠结构200a并平坦化；再在所述底层堆叠结构200a内形成底层沟道结构；再在所述底层沟道结构表面覆盖隔离介质层之后，再在所述隔离介质层表面采用同样的方法形成上层堆叠结构200b，形成覆盖所述上层堆叠结构200b的上层介质层以及贯穿所述上层堆叠结构200b的与所述底层沟道结构连接的上层沟道结构。所述上层沟道结构和底层沟道结构整体作为沟道结构201。所述底层介质层、隔离介质层以及上层介质层整体作为介质层110。

[0038] 在本发明的其他具体实施方式中，所述堆叠结构200也可以仅包括一层子堆叠结构或三层以上的子堆叠结构。

[0039] 请参考图3，形成贯穿所述介质层110及阶梯区域210至半导体衬底100的绝缘柱202。

[0040] 所述绝缘柱202的形成方法包括：刻蚀所述介质层110、阶梯区域210至半导体衬底100表面，形成伪通孔；在所述伪通孔内填充绝缘介质材料，并进行平坦化，形成位于所述伪通孔内的绝缘柱202。所述绝缘柱202在后续去除牺牲层2002的过程中，能够对所述隔离层
2001起到支撑作用。

[0041] 该具体实施方式中，所述绝缘柱202的材料可以为氧化硅。由于所述堆叠结构200的高度较高，使得形成的伪通孔的深度较大，为了提高所述绝缘介质材料在所述伪通孔内的填充质量，可以采用原子层沉积工艺在所述伪通孔内填充绝缘介质材料。

[0042] 请参考图4，形成贯穿所述核心区域220至半导体衬底100表面的栅极通孔213。

[0043] 该具体所述方式中，在形成所述栅极通孔213的同时，还形成贯穿所述核心区域220至半导体衬底100表面的共源极沟槽203。

[0044] 具体的，形成所述共源极沟槽203的方法包括：在所述介质层及堆叠结构表面形成图形化硬掩膜层，所述图形化硬掩膜层定义出所述共源极沟槽203和栅极通孔213的位置和尺寸；以所述图形化硬掩膜层为掩膜依次刻蚀所述堆叠结构200至半导体衬底，形成所述栅极通孔213和共源极沟槽203。所述图形化硬掩膜层中定义栅极通孔213的图形可以与在形成3D NAND存储器过程中，定义顶层选择栅通孔的掩膜图形一致，与现有的3D NAND存储器的工艺兼容，无需采用额外的光罩，可以节约成本。

[0045] 请参考图5，沿所述共源极沟槽203和栅极通孔213去除所述牺牲层2002，在所述隔离层2001之间形成开口204。

[0046] 可以采用湿法刻蚀工艺去除所述牺牲层2002，具体的，所述湿法刻蚀工艺采用的刻蚀溶液可以为热磷酸溶液。

[0047] 在去除所述牺牲层2002之后，在所述共源极沟槽203和栅极通孔213底部的半导体衬底100内形成源掺杂区205；以及在所述共源极沟槽203和栅极通孔213底部的半导体衬底100表面形成氧化层206。

[0048] 对所述共源极沟槽203和栅极通孔213的底部同时进行离子注入，形成源掺杂区205。所述离子注入采用N型掺杂离子P。

[0049] 在形成所述源掺杂区205之后，对所述共源极沟槽203和栅极通孔213底部的半导体衬底100表面进行氧化处理，形成氧化层206。所述氧化处理可以为原位水汽生成工艺或者热氧化等氧化工艺。所述氧化层206作为后续在所述共源极沟槽203内形成的共源极结构、在栅极通孔内形成的第一金属插塞与所述源掺杂区205之间的隔离层。

[0050] 请参考图6，在所述开口204、栅极通孔213内沉积栅极材料，所述栅极材料填充满所述开口204及栅极通孔213；以所述介质层110作为停止层，对所述栅极材料进行平坦化，形成位于所述开口204内的控制栅极301和位于所述栅极通孔213内的第一金属插塞315。

[0051] 该具体实施方式中，所述栅极材料可以采用金属，例如包含钨(W)作为主成分的金属材料。可以采用原子层沉积工艺沉积所述栅极材料，以确保所述控制栅极301和第一金属插塞315具有较高的沉积质量，避免控制栅极301和第一金属插塞315内出现空洞等问题。在其他具体所述方式中，所述栅极材料还可以为多晶硅、铝(Al)、银(Ag)等其他导电材料。

[0052] 在沉积所述栅极材料之前，还可以在所述开口204以及栅极通孔213内壁表面先沉积一层氮化钛(TiN)粘附层，以提高后续栅极材料与开口204内壁以及栅极通孔213内壁之间的粘附性能。

[0053] 所述控制栅极301与隔离层2001相互堆叠形成存储堆叠结构，包括上层存储堆叠结构200d和底层存储堆叠结构200c。

[0054] 该具体所述方式中，所述栅极材料同时填充所述共源极沟槽203。在形成所述控制栅极301和第一金属插塞315之后，去除位于所述共源极沟槽203内的栅极材料，再在所述共源极沟槽302内形成共源极结构，包括位于共源极沟槽203侧壁表面的绝缘侧墙304以及填充满所述共源极沟槽203的共源极305。

[0055] 所述第一金属插塞315与各层的控制栅极301均电连接，因此检测过程中，通过所述第一金属插塞315可以同时连接至所有的控制栅极301，同时对所有的存储单元进行检测。

[0056] 请参考图7，所述半导体衬底100表面还形成有位于所述堆叠结构200外围的外围电路(图中未示出)，所述外围电路被所述介质层110覆盖。在形成所述共源极结构之后，形成贯穿所述介质层110至外围电路的接触区域的第二金属插塞401。

[0057] 形成所述第二金属插塞401的方法包括：在所述介质层110表面形成图形化掩膜层，所述图形化掩膜层定义外围区域上的外围通孔的尺寸和位置；以所述图形化掩膜层为掩膜，刻蚀所述介质层110，形成外围通孔；在所述外围通孔内填充金属材料，并进行平坦化，形成所述第二金属插塞401。

[0058] 请参考图8，形成覆盖所述介质层110的层间介质层120；在所述层间介质层120内形成位于所述第一金属插塞315顶部表面的金属过孔501，用于进行纳米探针测试。该具体实施方式中，同时形成多个金属过孔501(如图8所示)，分别与第一金属插塞315、第二金属插塞401、沟道结构201、共源极305接触，但这只是示例性而并非限制性的。相反地，根据测试需要，也可以仅形成与第一金属插塞315、第二金属插塞401、沟道结构201、共源极305中的任意一个或多个结构接触的金属过孔，其并非本发明的限制。

[0059] 后续在进行检测过程中，可以将纳米探针直接与所述金属过孔501连接，无需再形成上层的后端金属连线或测试图形，可以简化工艺步骤，节约时间和成本。

[0060] 本发明的3D NAND检测结构的形成方法中，在形成3D NAND的堆叠结构的核心区域形成贯穿核心区域的栅极通孔；同时形成控制栅极和填充栅极通孔的第一金属插塞，所述第一金属插塞连接至存储阵列的控制栅极。通过所述第一金属插塞可以对所有的存储单元进行检测。无需在阶梯区域形成连接各层控制栅极的金属插塞，也无需形成上层的后端检测电路以及测试图形，可以简化工艺步骤，节约时间和成本。并且，形成步骤与现有的3D NAND存储器的工艺流程兼容。

[0061] 本发明的具体所述方式，还提供一种3D NAND检测结构。

[0062] 请参考图8，所述3D NAND检测结构包括：半导体衬底100，所述半导体衬底100表面形成有存储堆叠结构和围绕所述存储堆叠结构的介质层110，所述存储堆叠结构由控制栅极301和隔离层2001堆叠而成，包括核心区域220和围绕所述核心区域220的阶梯区域210，所述介质层110覆盖所述存储堆叠结构。

[0063] 该具体所述方式中，所述存储堆叠结构包括两个子存储堆叠结构，分别为底层堆叠结构200c和上层堆叠结构200d，所述底层堆叠结构200c与上层堆叠结构200d之间通过介质层110隔离。在其他具体所述方式中，所述堆叠结构也可以仅包括一层子存储堆叠结构或三层以上的子存储堆叠结构。所述存储堆叠结构内还具有贯穿所述核心区域220至半导体衬底100的沟道结构201。该具体实施方式中，所述沟道结构201包括位于底层存储堆叠结构200c内的底层沟道结构和位于所述上层存储堆叠结构200d内的上层沟道结构。

[0064] 所述3D NAND检测结构包括贯穿所述核心区域220至半导体衬底100表面的第一金属插塞315，所述第一金属插塞315与各层的控制栅极301电连接。通过所述第一金属插塞315可以对所有的存储单元进行检测。

[0065] 所述3D NAND检测结构还包括贯穿所述核心区域220至半导体衬底100表面的共源极结构，所述共源极结构包括绝缘侧墙304以及共源极305。

[0066] 所述3D NAND检测结构还包括贯穿所述介质层110及阶梯区域210至半导体衬底100的绝缘柱202，对所述存储堆叠结构起到支撑作用。

[0067] 所述共源极结构底部和第一金属插塞315底部的半导体衬底100内还具有源极掺杂区205，以及所述共源极305底部与第一金属插塞315底部与半导体衬底100之间还具有氧化层206。

[0068] 进一步的，所述半导体衬底100表面还形成有位于所述存储堆叠结构外围的外围电路，所述外围电路被所述介质层110覆盖；还包括：贯穿所述介质层110至外围电路的接触区域的第二金属插塞401。

[0069] 进一步的，还包括：覆盖所述介质层110的层间介质层120；在所述层间介质层120内的位于所述第一金属插塞315、第二金属插塞401、沟道结构201、共源极305顶部表面的金属过孔501，用于进行纳米探针测试。可以将纳米探针直接与所述金属过孔501连接，无需再形成上层的后端金属连线或测试图形，可以简化工艺步骤，节约时间和成本。该具体实施方式中，所述层间介质层120内具有多个金属过孔501(如图8所示)，分别与第一金属插塞315、第二金属插塞401、沟道结构201、共源极305接触，但这只是示例性而并非限制性的。相反地，根据测试需要，所述层间介质层120内可以具有与第一金属插塞315、第二金属插塞401、沟道结构201、共源极305中的任意一个或多个结构接触的金属过孔，其并非本发明的限制。

[0070] 以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。