针对航空航天领域无人机、平流层飞艇等武器及民用装备在研制、生产、试验和维护过程中对通用数据存储设备的需求，通过采用高速多通道SRIO光纤接口可靠传输技术、宽带数据高速海量存储技术、复杂时钟管理技术、多源非格式化数据格式化记录技术、全过程信号特征保全技术、同时支持记录和访问技术、小型轻量化技术等，有效解决多通道高速串行数据可靠传输、多源数据高速海量可靠存储等技术难题，发明了多源非格式化宽带数据高速海量格式化存储与特征保全方法。可应用于航空航天领域无人机、平流层飞艇等装备的研制、生产、试验和维护过程中，有效实现多源数据的高速海量存储，为相关装备的性能分析提供关键数据支持，以实现对装备的性能测试与评估。
1.多源非格式化宽带数据高速海量格式化存储与特征保全方法，其特征在于，所述方法采用的硬件系统包括输入输出接口模块、FPGA主控模块、DDR3缓存模块、固态硬盘阵列模块、电源管理模块、高精度时钟模块；输入输出接口模块包括8路SRIO光纤接口、2路RS422接口以及1个千兆以太网接口和1个备用的FMC扩展接口；FPGA主控模块用于实现数据通信接口及其协议，完成数据接收、缓存、拼接、编帧和传输，以及相关的逻辑控制功能，并实现复杂时钟管理功能；DDR3缓存模块包括2组64bit位宽的DDR3和1组32bit位宽的DDR3；其中，
64bit位宽的DDR3用于高速数据的读写缓存；32bit位宽的DDR3作为FPGA内部嵌入式微处理器MicroBlaze的运行缓存；固态硬盘阵列模块由16个容量为1TB的SATA固态硬盘组成一个固态硬盘阵列，在FPGA的统一控制下实现高速可靠地存储海量数据；电源管理模块用于实现电压转换，为整个硬件电路提供各种不同范围的稳定电压；高精度时钟模块为FPGA和各种数据接口提供高精度时钟；整个硬件系统的时钟由4个高精度外部晶振组成，通过FPGA内部的新型混合模式时钟管理器MMCM模块生成各个模块所需要的时钟，并对复杂时钟进行有效管理；
所述硬件系统支持8路SRIO光纤接口，选择MPO多芯水密光纤连接器、HTA8530光电模块和FPGA内置的GTX高速串行收发器联合构成高速光纤接口模块；通过控制单通道SRIO光纤链路数据速率来避免光纤链路因速率过高导致的复杂电磁环境对系统稳定性产生的影响，并通过设计高精度时钟电路，提高数据传输的可靠性；
所述方法采用可变长帧头策略实现数据格式的统一化，把多源非格式化数据按照设定的数据格式进行存储；并采用数据格式动态配置方法，利用控制软件设定配置每个通道的数据格式，实现数据格式的可动态配置；
可变长帧头策略包括如下步骤：设定最小数据存储单元为512字节，要求数据帧的大小必须为512字节的整数倍，最小为512字节；帧头格式中包括36字节的有特殊含义的标记字段和一个可变长度的保留字段，其中，36字节的特殊含义标记包括16个字节的帧标记、1个字节的通道号标记、1个字节的通道模式标记、2个字节的帧频标记、2个字节的帧号标记、2个字节的色深标记、2个字节的列数标记、2个字节的行数标记、5个字节的时间标记、3个字节的帧长度标记；其中5个字节的时间标记中，时、分、秒分别占1个字节，毫秒占2个字节；可变长度保留字段用于根据实际数据长度补偿数据帧大小，当数据帧不足512字节时，通过增加帧头中保留字段的长度来补足512字节，使得记录的所有数据帧长度均为512字节的整数倍，以此实现数据格式的统一化；
所述方法通过采用多级前端缓冲区、轮询处理后端缓冲区机制、多级流水线技术和高速大容量数据缓存来实现多通道数据之间的同步与可靠存储，可以确保全过程数据记录的完整性，实现全过程信号特征保全，能够为后续数据分析和处理提供有效的数据支持；
所述多级前端缓冲区具体方案如下：由两级FIFO缓存组成前端数据缓冲区；不同通道的数据由FPGA中相应的数据收发器完成接收后，先写入第一级FIFO，其写使能是由输入数据的数据使能信号确定的；当需要同步的多个通道的FIFO都有数据时，同时读取每个FIFO中的数据；由第一级FIFO的读使能作为第二级FIFO的写使能，以确保多通道数据同步地写入第二级FIFO，后续数据传输仅针对第二级FIFO进行操作；
所述轮询处理后端缓冲区机制具体方案如下：轮询机制的主体思想就是优先处理有数据的通道，当处理完一个通道时立即切换到另外有数据的通道进行处理；当接收到存储命令时，首先检查第一个通道数据是否准备就绪，如果准备就绪就立即读出数据进行存储，如果没有准备就绪就自动切换到第二个通道进行轮询；以此类推，对所有通道的数据进行轮询处理；
所述多级流水线技术和高速大容量数据缓存具体方案如下：一级流水线和三级流水线是通过FPGA内部的FIFO来完成的，主要用于实现数据缓存和跨时钟域数据处理；第二级流水是通过FPGA外挂的高速大容量DDR3数据缓存器来实现；
所述方法采用全双工数据总线技术，设计了同时读写操作流程，在嵌入式微处理器的统一协调控制下，采用自适应调节输入数据缓存容量和固态硬盘数据读取数量实现了数据的读写混合操作，可以有效实现在不影响数据可靠存储的前提下同时支持记录和访问；
对固态硬盘阵列的读写控制操作是通过FPGA内部的嵌入式微处理器来实现，而嵌入式微处理器是通过接收上级指令来发起和结束读写操作的；当嵌入式微处理器接收到读写命令后，发起读写操作；执行读写操作时，首先查看外部输入数据缓存是否准备就绪，如果准备就绪，则先对固态硬盘进行数据写操作，以保证不会丢失有效数据，否则，就先对固态硬盘进行数据读操作；
通过数据缓存模块可以有效缓存写入的数据，在执行缓存数据的同时，嵌入式微处理器可以对固态硬盘进行数据读写操作，以此实现单线程下的读写嵌套操作；
还通过采用自适应调节输入数据缓存容量和固态硬盘数据读取数量来实现数据的读写混合操作；当需要进行高带宽数据存储时，则通过加大数据缓存容量、减小数据读取数量比例的方法来实现；当前端数据输入带宽较小时，则可通过减小数据缓存容量、增大数据读取数量比例的方法来实现。
多源非格式化宽带数据高速海量格式化存储与特征保全方法
技术领域
[0001] 本发明涉及航空航天领域无人机、平流层飞艇等武器及民用装备中可见光相机、红外摄像机、红外高分光谱仪、激光雷达等任务载荷的宽带数据获取、高速可靠传输与海量存储技术，具体涉及一种基于嵌入式架构的宽带数据高速海量存储方法，有效解决了多源数据高速海量可靠存储、全过程信号特征保全、同时支持记录和访问、多源非格式化数据格式化记录等技术难题，可以实现宽带数据高速海量存储设备的通用化、小型化和轻量化。
背景技术
[0002] 随着航空航天技术的发展，各种新型无人机、平流层飞艇、战斗机、运输机等装备不断推陈出新，其任务载荷也不断多样化。为了获取更多的有效信息，装备中常见的可见光相机、红外摄像机、红外高分光谱仪、激光雷达等任务载荷的数据传输速率越来越高，且不同任务载荷的数据接口、通信模式、数据编码、编帧格式等往往不尽相同。而且无人机、平流层飞艇等装备鉴于其自身体积有限，往往要求其配置的数据存储设备具有体积小、重量轻等特点。这些因素使得现有的数据存储设备无法满足实际应用需求。因此，迫切需要一种能够支持多通道高速数据传输、具有海量存储空间的小型轻量化通用数据存储设备。
[0003] SRIO（Serial RapidIO）是面向嵌入式系统开发提出的高可靠、高性能、基于包交换的新一代高速串行通信标准，可以作为系统内部的数据传输与互连方式，并支持芯片级和板级的通信。SRIO总线可以很好地满足可见光相机、红外摄像机、红外高分光谱仪、激光雷达等任务载荷的数据传输要求，已广泛应用于航空、航天、电信、通讯等领域。在当前的技术条件下，宽带海量数据存储设备通常是通过服务器挂载磁盘阵列的形式实现的，尽管这种实现方法也有优势，但是，鉴于其体积、重量和功耗等指标因素，难以作为通用数据存储设备应用于无人机和平流层飞艇等武器装备。而采用嵌入式存储架构实现海量数据存储可以有效解决这一问题，且mSATA固态硬盘具有容量大、速度高、体积小、重量轻等优势，是通用数据存储设备的理想存储介质。
发明内容
[0004] 针对航空航天领域无人机、平流层飞艇等武器及民用装备在研制、生产、试验和维护过程中对通用数据存储设备的迫切需求，通过采用高速多通道SRIO光纤接口可靠传输技术、宽带数据高速海量存储技术、复杂时钟管理技术、多源非格式化数据格式化记录技术、全过程信号特征保全技术、同时支持记录和访问技术、小型轻量化技术等，能够有效解决多通道高速串行数据可靠传输、多源数据高速海量可靠存储等技术难题，发明了一种多源非格式化宽带数据高速海量格式化存储与特征保全方法。
[0005] 本发明是采用如下技术方案实现的：多源非格式化宽带数据高速海量格式化存储与特征保全方法，硬件系统包括输入输出接口模块、FPGA主控模块、DDR3缓存模块、固态硬盘阵列模块、电源管理模块、高精度时钟模块；输入输出接口模块包括8路SRIO光纤接口、2路RS422接口以及1个千兆以太网接口和1个备用的FMC扩展接口；FPGA主控模块用于实现数据通信接口及其协议，完成数据接收、缓存、拼接、编帧和传输，以及相关的逻辑控制等功能，并实现复杂时钟管理功能；DDR3缓存模块包括2组64bit位宽的DDR3和1组32bit位宽的DDR3；其中，64bit位宽的DDR3用于高速数据的读写缓存；32bit位宽的DDR3作为FPGA内部嵌入式微处理器MicroBlaze的运行缓存；固态硬盘阵列模块由16个容量为1TB的SATA固态硬盘组成一个固态硬盘阵列，在FPGA的统一控制下实现高速可靠地存储海量数据；电源管理模块用于实现电压转换，为整个硬件电路提供各种不同范围的稳定电压；高精度时钟模块为FPGA和各种数据接口提供高精度时钟。
[0006] 本发明在设计中采用标准化、模块化和通用化设计思想，通过结构模块化、功能整体化、小型轻量化和性能可测化等设计措施，进一步提高所研制数据记录设备的通用性、可靠性、测试性、维修性和安全性。本发明采用嵌入式存储架构实现海量数据存储。
[0007] 进一步的，所述硬件系统支持8路SRIO光纤接口，选择MPO多芯水密光纤连接器、HTA8530光电模块和FPGA内置的GTX高速串行收发器联合构成高速光纤接口模块；鉴于高速串行通信中时钟电路的重要性，以及光纤链路数据速率与参考时钟的密切关系，通过控制单通道SRIO光纤链路数据速率来避免光纤链路因速率过高导致的复杂电磁环境对系统稳定性产生的影响，并通过设计高精度时钟电路，进一步提高数据传输的可靠性。
[0008] 进一步的，采用可变长帧头策略实现数据格式的统一化，把多源非格式化数据按照设定的数据格式进行存储；并采用数据格式动态配置方法，利用控制软件设定配置每个通道的数据格式，实现数据格式的可动态配置，能够在不修改硬件平台的前提下根据不同任务需求设定修改数据存储格式，进一步提高了所研制数据记录设备的通用性和使用灵活性。
[0009] 进一步的，通过采用多级前端缓冲区、轮询处理后端缓冲区机制、多级流水线技术和高速大容量数据缓存来实现多通道数据之间的同步与可靠存储，可以确保全过程数据记录的完整性，实现全过程信号特征保全，能够为后续数据分析和处理提供有效的数据支持。
[0010] 进一步的，本方法采用全双工数据总线技术，设计了同时读写操作流程，在嵌入式微处理器的统一协调控制下，采用自适应调节输入数据缓存容量和固态硬盘数据读取数量实现了数据的读写混合操作，可以有效实现在不影响数据可靠存储的前提下同时支持记录和访问。
[0011] 本发明的效果收益：本发明可以应用于航空航天领域无人机、平流层飞艇等武器及民用装备的研制、生产、试验和维护过程中，能够有效实现多源数据的高速海量存储，为相关武器装备的性能分析提供关键数据支持，以实现对装备的性能测试与评估。鉴于利用本发明方法研制的数据存储设备具有容量大、速度高、体积小、重量轻、功耗低等优势，且具有较高的环境适应性和良好的通用性，其也可为机载数据记录仪、星载数据记录仪、弹载数据记录仪、箭载数据记录仪、车载数据记录仪、船舶数据记录仪等设备提供技术支持，推广应用到航空、航天、车辆、船舶等领域相关武器及民用装备的研制、生产、试验和维护等过程中，能有效提高我军武器装备的测试、试验与日常维护保障水平。可以看出，本发明具有广阔的应用前景，其一定能够有力推动通用数据存储设备的系列化、标准化和模块化发展。
附图说明
[0012] 图1是本发明具体实施方式一中硬件组成框图；
[0013] 图2是本发明具体实施方式一中DDR3缓存模块结构示意图；
[0014] 图3是本发明具体实施方式二中SRIO事物传递流程图；
[0015] 图4是本发明具体实施方式三中数据包帧头格式示意图；
[0016] 图5是本发明具体实施方式四中两级数据缓冲区示意图；
[0017] 图6是本发明具体实施方式四中8通道轮询机制示意图；
[0018] 图7是本发明具体实施方式四中多级流水线操作示意图；
[0019] 图8是本发明具体实施方式五中同时读写操作流程图。
具体实施方式
[0020] 具体实施方式一、结合图1和图2说明本发明具体实施方式。本发明在设计中采用标准化、模块化和通用化设计思想，通过结构模块化、功能整体化、小型轻量化和性能可测化等设计措施，进一步提高本发明的通用性、可靠性、测试性、维修性和安全性。本发明采用基于FPGA的嵌入式存储架构，其硬件组成框图如图1所示。本发明的硬件系统主要包括输入输出接口模块、FPGA主控模块、DDR3缓存模块、固态硬盘阵列模块、电源管理模块、高精度时钟模块等组成部分。
[0021] 输入输出接口模块主要包括8路SRIO光纤接口、2路RS422接口以及1个千兆以太网接口和1个备用的FMC扩展接口。通过8路SRIO光纤接口接收高速任务载荷数据，2路RS422接口中一路用于接收控制命令，另一路用于接收低速任务载荷数据，千兆以太网接口（RJ45）主要用于对通用数据记录设备各种可编程参数的配置，也可用作特殊情况时的数据导出接口，用于读取固态硬盘阵列中存储的测试数据。本发明在设计时还预留了一个标准的FMC接口，可以扩展出1个标准的Camera Link接口，4个GTX接口和1个3G-SDI接口。可以根据实际使用需要，通过更换相应的扩展子卡就可以实现无缝切换各种接口，有效增加了其通用性。
[0022] FPGA主控模块拟选用Xilinx公司的V7系列高性能FPGA，通过FPGA主控模块主要实现数据通信接口及其协议，完成数据接收、缓存、拼接、编帧和传输，以及相关的逻辑控制等功能，并实现复杂时钟管理功能。其中，实现的数据通信接口包括8路SRIO接口、16路SATA3.0接口、3组DDR3接口、2路RS422接口和1路以太网接口。在FPGA主控模块的统一控制和管理下，实现多路数据的可靠接收、传输与高速海量存储。
[0023] 图2所示为本发明的DDR3缓存模块的结构示意图。其由3组DDR3 组成，包括2组64bit位宽的DDR3和1组32bit位宽的DDR3。其中，64bit位宽的DDR3主要用于高速数据的读写缓存，由4片位宽为16bit、容量为8Gbit的MT41K512M16拼接而成，其数据速率达1600MT/S×64=96Gbps，存储容量达512M×16bit×4=32Gbit。32bit位宽的DDR3作为FPGA内部嵌入式微处理器MicroBlaze的运行缓存，由2片位宽为16bit、容量为8Gbit的MT41K512M16拼接而成，其数据速率为24Gbps，存储容量为16Gbit，可以很好的满足MicroBlaze的运行使用。
[0024] 本发明采用SATA固态硬盘作为存储介质，由16个容量为1TB的mSATA固态硬盘组成一个固态硬盘阵列，在FPGA的统一控制下实现高速可靠地存储海量数据。若选用16个容量为2TB的mSATA固态硬盘组成固态硬盘阵列，则可以将整个设备的存储容量扩展至32TB。
[0025] 电源管理模块主要用于实现电压转换，为整个硬件电路提供各种不同范围的稳定电压。高精度时钟模块主要为FPGA和各种数据接口提供高精度时钟。整个硬件系统的时钟由4个高精度外部晶振组成，通过FPGA内部的新型混合模式时钟管理器MMCM（Mixed-Mode Clock Manager）模块生成各个模块所需要的时钟，并对复杂时钟进行有效管理，以确保数据的可靠接收、传输与存储。
[0026] 具体实施方式二、结合图3说明本发明具体实施方式。SRIO是面向嵌入式系统开发提出的高可靠、高性能、基于包交换的新一代高速串行通信标准。本发明支持8路SRIO光纤接口，选择性能良好的MPO多芯水密光纤连接器、HTA8530光电模块和FPGA内置的GTX高速串行收发器联合构成高速光纤接口模块。鉴于高速串行通信中时钟电路的重要性，以及光纤链路数据速率与参考时钟的密切关系，本项目通过控制单通道SRIO光纤链路数据速率来避免光纤链路因速率过高导致的复杂电磁环境对系统稳定性产生的影响，并通过设计高精度时钟电路，进一步提高数据传输的可靠性。
[0027] SRIO协议规范是由包(packet)和控制符号 (control symbol)组成的，包是SRIO系统中端点器件之间的基本通信单元，控制符号的作用是管理SRIO物理层的事务流，实现包接收确认、流量控制和链路维护等功能，并为物理层提供了握手机制，可以用来整合、应答和重传数据包，以及进行基于硬件部分的错误恢复。SRIO操作是基于请求和响应事务的。包是总线系统中端点设备间的互联的媒介，由主设备发起请求事务，该事务类型数据帧被送至远端的目的设备。目的设备根据数据帧的事务类型做出相应的回应，完成事务操作。其实现事务传递的具体流程如图3所示。
[0028] 具体实施方式三、结合图4说明本发明具体实施方式。为了把多源非格式化数据按照设定的数据格式进行存储，本发明采用可变长帧头策略实现数据格式的统一化，进一步提高了所研制数据记录设备的通用性和使用灵活性。其数据帧格式包括帧头和有效数据两部分。为了实现数据格式的统一，本发明设定最小数据存储单元为512字节，要求数据帧的大小必须为512字节的整数倍，最小为512字节。设计的帧头格式如图4所示。帧头格式中包括36字节的有特殊含义的标记字段和一个可变长度的保留字段。其中，36字节的特殊含义标记包括16个字节的帧标记、1个字节的通道号标记、1个字节的通道模式标记、2个字节的帧频标记、2个字节的帧号标记、2个字节的色深标记、2个字节的列数标记、2个字节的行数标记、5个字节的时间标记（时、分、秒分别占1个字节，毫秒占2个字节）、3个字节的帧长度标记。可变长度保留字段用于根据实际数据长度补偿数据帧大小，当数据帧不足512字节时，通过增加帧头中保留字段的长度来补足512字节，使得记录的所有数据帧长度均为512字节的整数倍，以此实现数据格式的统一化。因此，帧头长度最小为36字节，最大为512字节，保留字段的长度在0～476字节可变。需要特别说明的是，36字节特殊含义标记的实际含义与字节数均可根据实际应用进行更改调整，如果超出36字节，亦可通过保留字段进行补充。
[0029] 具体实施方式四、结合图4、图5及图6说明本发明具体实施方式。实现全过程数据的完整记录与特征保全是本发明必备功能，且本发明中涉及到的数据输入接口具有多通道、高速率等特点，因此，在实现过程中，不仅要保证每个通道数据的可靠接收与完整保存，还要确保多通道数据之间的同步。本发明通过采用多级前端缓冲区、轮询处理后端缓冲区机制、多级流水线技术和高速大容量数据缓存等有效措施来实现多通道数据之间的同步与可靠存储，可以确保全过程数据记录的完整性。
[0030] 图5所示为由两级FIFO缓存组成的前端数据缓冲区。不同通道的数据由FPGA中相应的数据收发器完成接收后，先写入第一级FIFO，其写使能是由输入数据的数据使能信号确定的。当需要同步的多个通道的FIFO都有数据时，同时读取每个FIFO中的数据。由第一级FIFO的读使能作为第二级FIFO的写使能，以确保多通道数据同步地写入第二级FIFO，后续数据传输仅针对第二级FIFO进行操作。通过设置缓存区不仅解决了数据同步的问题，还通过第一级FIFO有效实现了时钟域转换。
[0031] 在执行多通道数据存储操作时，本项目采用轮询机制来同时接收并存储多通道数据。图6所示为针对8通道数据设计的轮询机制。轮询机制的主体思想就是优先处理有数据的通道，当处理完一个通道时立即切换到另外有数据的通道进行处理。当接收到存储命令时，首先检查第一个通道数据是否准备就绪，如果准备就绪就立即读出数据进行存储，如果没有准备就绪就自动切换到第二个通道进行轮询。以此类推，对所有通道的数据进行轮询处理。以此确保多通道数据的可靠存储。
[0032] 本发明通过多级流水线技术和高速大容量数据缓存，可以确保在高带宽情况下不会因为拥塞而导致数据丢失或错乱。图7所示为本项目设计的多级流水线操作示意图。其中，一级流水线和三级流水线是通过FPGA内部的FIFO来完成的，主要用于实现数据缓存和跨时钟域数据处理。第二级流水是通过FPGA外挂的高速大容量DDR3数据缓存器来实现的，其能够有效解决高带宽下海量数据高速缓存的问题，并进一步保证了数据的完整性。
[0033] 具体实施方式五、结合图8说明本发明具体实施方式。实现在不影响数据可靠存储的前提下同时支持记录和访问的功能是本发明必备功能。本发明采用全双工数据总线技术，通过嵌入式微处理器的协调控制，能够有效实现同时支持记录和访问的功能。
[0034] 本发明采用的SRIO光纤数据总线、SATA3.0数据总线以及FPGA内部的GTX收发器，均支持全双工通信。这在系统架构上有效保证了数据双向流通时互不影响，为实现同时记录和访问提供了底层支持。
[0035] 在嵌入式微处理器的协调控制下，有效实现同时支持记录和访问的功能。对固态硬盘阵列的读写控制操作是通过FPGA内部的嵌入式微处理器来实现，而嵌入式微处理器是通过接收上级指令来发起和结束读写操作的。鉴于FPGA内部的嵌入式微处理器是单线程工作模式，因此，要实现同时读写操作，必须使用读写嵌套的方式来实现。图8所示为本发明设计的同时读写操作流程图。
[0036] 当嵌入式微处理器接收到读写命令后，发起读写操作。执行读写操作时，首先查看外部输入数据缓存是否准备就绪。如果准备就绪，则先对固态硬盘进行数据写操作，以保证不会丢失有效数据，否则，就先对固态硬盘进行数据读操作。
[0037] 通过数据缓存模块可以有效缓存写入的数据，在执行缓存数据的同时，嵌入式微处理器可以对固态硬盘进行数据读写操作，以此实现单线程下的读写嵌套操作。
[0038] 同时，本发明还通过采用自适应调节输入数据缓存容量和固态硬盘数据读取数量来实现数据的读写混合操作。当需要进行高带宽数据存储时，则通过加大数据缓存容量、减小数据读取数量比例的方法来实现。当前端数据输入带宽较小时，则可通过减小数据缓存容量、增大数据读取数量比例的方法来实现。
[0039] 本发明采用全双工数据总线技术，在嵌入式微处理器的统一协调控制下，可以在不影响数据可靠存储的前提下，实现同时记录和访问操作，有效提高了操作的灵活性。
[0040] 所述多级前端缓冲区、轮询处理后端缓冲区机制、多级流水线技术和高速大容量数据缓存以数据的读写混合均通过相应的程序来实现。本领域技术人员在阅读了上述工作流程之后，就可以很容易的编写出相应的程序。
[0041] 具体实施方式六。实现数据存储设备的小型化、轻量化可以进一步拓宽本发明的应用领域。本发明本采用嵌入式存储架构实现海量数据存储，其硬件选用集成度高、体积小、重量轻的元器件，将复杂的时序电路和控制系统融合到嵌入式控制器芯片中实现，采用高集成度的数据通信接口，并采用重量不足10g的mSATA固态存储器作为存储介质，在硬件上有效减小了体积和重量。在满足环境要求的基础上，遵循结实、紧凑的设计原则，最大程度的减小机械外壳的体积，并选择钛合金作为机械壳体材质，在保证强度的同时，有效减轻了设备重量。
[0042] 当然，上述说明并非是对本发明的限制，本发明也并不仅限于上述内容，本技术领域的技术人员在本发明的实质范围内所做出的变化、改型、添加或替换，也应属于本发明的保护范围。
