一种三维存储器及其数据操作方法

摘要

本发明提供了一种三维存储器及其数据操作方法，三维存储器包括复合衬底，复合衬底包括金属衬底以及形成在金属衬底上的第一半导体层，第一半导体层为第一掺杂类型；堆叠层，形成在复合衬底上，堆叠层包括沿垂直于复合衬底的方向间隔设置的若干层栅极层；穿过堆叠层的沟道孔；位于沟道孔内的沟道层；位于第一半导体层内的第二掺杂类型的掺杂区，掺杂区与金属衬底形成欧姆接触，以使存储器的公共源极至少包含第一半导体层、金属衬底。数据操作方法步骤简单，能够实现高效的整体擦除。本发明所提供的存储器具有较低的源极电阻值，器件性能较优，操作步骤简单，效率较高。

权利要求

1.一种三维存储器，其特征在于，包括：

复合衬底，所述复合衬底包括金属衬底以及形成在所述金属衬底上的第一半导体层，所述第一半导体层为第一掺杂类型；

堆叠层，形成在所述复合衬底上，所述堆叠层包括沿垂直于所述复合衬底的方向间隔设置的若干层栅极层；

穿过所述堆叠层的沟道孔；

位于所述沟道孔内的沟道层；

位于所述第一半导体层内的第二掺杂类型的掺杂区，所述掺杂区与所述金属衬底形成欧姆接触，以使所述存储器的公共源极至少包含所述第一半导体层、所述金属衬底。

2.如权利要求1所述的三维存储器，其特征在于，还包括：至少穿过所述堆叠层的栅线隔槽；位于所述栅线隔槽内的填充物；

所述掺杂区位于所述栅线隔槽的下方。

3.如权利要求2所述的三维存储器，其特征在于，所述填充物包括金属层以及位于所述金属层与栅极层之间的绝缘层，所述绝缘层覆盖所述栅线隔槽的侧壁，所述金属层沿所述方向延伸至与所述金属衬底连接，所述公共源极还包含所述金属层。

4.如权利要求3所述的三维存储器，其特征在于，还包括：位于所述金属衬底与所述第一半导体层之间的隔绝层，所述金属层沿所述方向穿过所述隔绝层与所述金属衬底连接。

5.如权利要求3所述的三维存储器，其特征在于，所述金属层的材料包括W。

6.如权利要求2所述的三维存储器，其特征在于，所述填充物为绝缘物。

7.如权利要求6所述的三维存储器，其特征在于，还包括：位于所述金属衬底与第一半导体层之间的第二掺杂类型的第二半导体层；

所述掺杂区沿所述方向扩散至与所述金属衬底形成所述欧姆接触。

8.如权利要求7所述的三维存储器，其特征在于，所述第二半导体层的材料包括多晶硅。

9.如权利要求1所述的三维存储器，其特征在于，所述掺杂区为重掺杂区。

10.如权利要求1所述的三维存储器，其特征在于，所述第一掺杂类型为P型，所述第二掺杂类型为N型。

11.如权利要求1所述的三维存储器，其特征在于，所述第一半导体层的材料包括多晶硅。

12.如权利要求1所述的三维存储器，其特征在于，所述金属衬底的材料包括WSi。

13.如权利要求1所述的三维存储器，其特征在于，还包括：在所述栅极层与所述沟道层之间依次设置的阻挡层、电荷捕获层、隧穿层。

14.如权利要求1所述的三维存储器，其特征在于，所述存储器配置为：对所述存储器进行数据读取操作时，电流从所述存储器的漏极区流向所述公共源极，更进一步地，电流从所述第一半导体层至少经由所述掺杂区至少流向所述金属衬底。

15.如权利要求14所述的三维存储器，其特征在于，所述存储器配置为：对所述存储器进行数据读取操作时，所述漏极区接入偏置电压，所述公共源极接地；

未被选中的存储单元的所述栅极层接入导通电压，所述导通电压足以使所述沟道层导通；

被选中的存储单元的所述栅极层接入读取电压。

16.如权利要求1所述的三维存储器，其特征在于，所述存储器配置为：对所述存储器进行数据擦除操作时，电流从所述第一半导体层流向所述栅极层。

17.如权利要求16所述的三维存储器，其特征在于，所述存储器配置为：对所述存储器进行数据擦除操作时，所述存储器的漏极区浮置，所述栅极层接地，所述第一半导体层接入擦除电压，所述擦除电压足以使所述存储器发生隧穿效应。

18.如权利要求1至17任一项所述的三维存储器，其特征在于，所述存储器为3D NAND存储器。

19.一种如权利要求1至18任一项所述的三维存储器的数据操作方法，其特征在于，所述数据操作方法包括数据读取的操作方法，所述数据读取的操作方法包括使所述存储器的漏极区接入偏置电压；

使所述公共源极接地；

使未被选中的存储单元的所述栅极层接入导通电压，所述导通电压足以使所述沟道层导通；

使被选中的存储单元的所述栅极层接入读取电压；

感测被选中的存储单元的所述漏极区与所述公共源极区之间的电压，和/或，电流变化以判断所述存储单元的数据状态。

20.如权利要求19所述的数据操作方法，其特征在于，所述偏置电压的范围为0.3-

0.5V；

所述导通电压的范围为3-8V。

21.如权利要求19所述的数据操作方法，其特征在于，所述数据操作方法还包括数据擦除的操作方法，所述数据擦除的操作方法包括：使所述漏极区浮置；

使所述栅极层接地；

使所述第一半导体层接入擦除电压，所述擦除电压足以使所述存储器发生隧穿效应，以使存储器中存储的电子被吸引至所述第一半导体层。

22.如权利要求21所述的数据操作方法，其特征在于，所述数据擦除的操作方法进一步包括：使所述金属衬底浮置，或，接入所述擦除电压。

23.如权利要求21所述的数据操作方法，其特征在于，所述擦除电压的范围为14-20V。

24.如权利要求19所述的数据操作方法，其特征在于，所述数据操作方法还包括数据编程的操作方法，所述数据编程的操作方法包括：使所述漏极区接地；

使所述公共源极接地；

使所述栅极层接入编程电压，所述编程电压足以使所述存储器发生隧穿效应，以使存储器中存储有电子。

25.如权利要求24所述的数据操作方法，其特征在于，所述编程电压的范围为12-27V。

说明书

一种三维存储器及其数据操作方法

技术领域

[0001] 本发明涉及闪存存储器领域，尤其涉及一种三维存储器及其数据操作方法。

背景技术

[0002] 为了满足高效及廉价的微电子产业的发展，半导体存储器件需要具有更高的集成密度。关于半导体存储器件，因为它们的集成密度在决定产品价格方面是非常重要的，即高密度集成是非常重要的。对于传统的二维及平面半导体存储器件，因为它们的集成密度主要取决于单个存储器件所占的单位面积，集成度非常依赖于光刻、掩膜工艺的好坏。但是，即使不断用昂贵的工艺设备来提高光刻、掩膜工艺精度，集成密度的提升依旧是非常有限的。

[0003] 作为克服这种二维极限的替代，三维半导体存储器件被提出。三维半导体存储器件，需要具有可以获得更低制造成本的工艺，并且能够得到可靠的器件结构。

[0004] 现有技术中，为了实现对三维存储器在数据擦除阶段采用体擦除(Body Erase，改变栅极可以引起感应源漏区以及电荷存储层中电势变化，整体擦除)的方式，通常存储器的源极形成在硅衬底中。而由于采用的是硅衬底，源极线具有高电阻值，需要频繁、大量的金属布线来降低源极线的电阻值。在扩大存储器核心区域尺寸、提高存储容量时，容易受限于源极线的高电阻值或者大量金属布线引起的干扰。因此，亟需一种能够有效降低源极线电阻值，并且适合扩展的存储器核心区堆叠方案。

发明内容

[0005] 以下给出一个或多个方面的简要概述以提供对这些方面的基本理解。此概述不是所有构想到的方面的详尽综览，并且既非旨在指认出所有方面的关键性或决定性要素亦非试图界定任何或所有方面的范围。其唯一的目的是要以简化形式给出一个或多个方面的一些概念以为稍后给出的更加详细的描述之序。

[0006] 为了解决上述问题，本发明提供了一种三维存储器，包括：复合衬底，上述复合衬底包括金属衬底以及形成在上述金属衬底上的第一半导体层，上述第一半导体层为第一掺杂类型；堆叠层，形成在上述复合衬底上，上述堆叠层包括沿垂直于上述复合衬底的方向间隔设置的若干层栅极层；穿过上述堆叠层的沟道孔；位于上述沟道孔内的沟道层；位于上述第一半导体层内的第二掺杂类型的掺杂区，上述掺杂区与上述金属衬底形成欧姆接触，以使上述存储器的公共源极至少包含上述第一半导体层、上述金属衬底。

[0007] 可选的，还包括：至少穿过上述堆叠层的栅线隔槽；位于上述栅线隔槽内的填充物；上述掺杂区位于上述栅线隔槽的下方。

[0008] 可选的，上述填充物包括金属层以及位于上述金属层与栅极层之间的绝缘层，上述绝缘层覆盖上述栅线隔槽的侧壁，上述金属层沿上述方向延伸至与上述金属衬底连接，上述公共源极还包含上述金属层。

[0009] 可选的，还包括：位于上述金属衬底与上述第一半导体层之间的隔绝层，上述金属层沿上述方向穿过上述隔绝层与上述金属衬底连接。

[0010] 可选的，上述金属层的材料包括W。

[0011] 可选的，上述填充物为绝缘物。

[0012] 可选的，还包括：位于上述金属衬底与第一半导体层之间的第二掺杂类型的第二半导体层；上述掺杂区沿上述方向扩散至与上述金属衬底形成上述欧姆接触。

[0013] 可选的，上述第二半导体层的材料包括多晶硅。

[0014] 可选的，上述掺杂区为重掺杂区。

[0015] 可选的，上述第一掺杂类型为P型，上述第二掺杂类型为N型。

[0016] 可选的，上述第一半导体层的材料包括多晶硅。

[0017] 可选的，上述金属衬底的材料包括WSi。

[0018] 可选的，还包括：在上述栅极层与上述沟道层之间依次设置的阻挡层、电荷捕获层、隧穿层。

[0019] 可选的，上述存储器配置为：对上述存储器进行数据读取操作时，电流从上述存储器的漏极区流向上述公共源极，更进一步地，电流从上述第一半导体层至少经由上述掺杂区至少流向上述金属衬底。

[0020] 可选的，上述存储器配置为：对上述存储器进行数据读取操作时，上述漏极区接入偏置电压，上述公共源极接地；未被选中的存储单元的上述栅极层接入导通电压，上述导通电压足以使上述沟道层导通；被选中的存储单元的上述栅极层接入读取电压。

[0021] 可选的，上述存储器配置为：对上述存储器进行数据擦除操作时，电流从上述第一半导体层流向上述栅极层。

[0022] 可选的，上述存储器配置为：对上述存储器进行数据擦除操作时，上述存储器的漏极区浮置，上述栅极层接地，上述第一半导体层接入擦除电压，上述擦除电压足以使上述存储器发生隧穿效应。

[0023] 可选的，上述存储器为3D NAND存储器。

[0024] 本发明还提供了一种如上述的三维存储器的数据操作方法，上述数据操作方法包括数据读取的操作方法，上述数据读取的操作方法包括使上述存储器的漏极区接入偏置电压；使上述公共源极接地；使未被选中的存储单元的上述栅极层接入导通电压，上述导通电压足以使上述沟道层导通；使被选中的存储单元的上述栅极层接入读取电压；感测被选中的存储单元的上述漏极区与上述公共源极区之间的电压，和/或，电流变化以判断上述存储单元的数据状态。

[0025] 可选的，上述偏置电压的范围为0.3-0.5V；上述导通电压的范围为3-8V。

[0026] 可选的，上述数据操作方法还包括数据擦除的操作方法，上述数据擦除的操作方法包括：使上述漏极区浮置；使上述栅极层接地；使上述第一半导体层接入擦除电压，上述擦除电压足以使上述存储器发生隧穿效应，以使存储器中存储的电子被吸引至上述第一半导体层。

[0027] 可选的，上述数据擦除的操作方法进一步包括：使上述金属衬底浮置，或，接入上述擦除电压。

[0028] 可选的，上述擦除电压的范围为14-20V。

[0029] 可选的，上述数据操作方法还包括数据编程的操作方法，上述数据编程的操作方法包括：使上述漏极区接地；使上述公共源极接地；使上述栅极层接入编程电压，上述编程电压足以使上述存储器发生隧穿效应，以使存储器中存储有电子。

[0030] 可选的，上述编程电压的范围为12-27V。

[0031] 本发明所提供的存储器，能够利用第一半导体层实现体擦除，提高存储器擦除操作的效率，并且借由复合衬底中的金属衬底降低源极的电阻，提高存储器的响应速度，容易实现存储器的堆叠和扩展。

附图说明

[0032] 图1-4示出了本发明提供的不同三维存储器实施例的剖面的部分结构示意图。

[0033] 图5示出了制造本发明提供的三维存储器的制造方法的一实施例流程图。

[0034] 图6示出了本发明提供的三维存储器的数据操作方法的数据读取步骤的流程图。

[0035] 图7示出了本发明提供的三维存储器的数据操作方法的数据擦除步骤的流程图。

[0036] 图8示出了本发明提供的三维存储器的数据操作方法的数据编写步骤的流程图。

具体实施方式

[0037] 本发明涉及半导体工艺与器件。更具体地，本发明的实施例提供一种半导体存储器，该半导体存储器为三维存储器，包括复合衬底，复合衬底包括金属衬底以及形成在金属衬底上的第一半导体层。通过复合衬底中金属衬底的形成，有效降低了三维存储器源极的电阻值，通过第一半导体层的形成，有效提高三维存储器的擦除效率，存储器核心区域的性能更优。本发明还提供了其他实施例。

[0038] 给出以下描述以使得本领域技术人员能够实施和使用本发明并将其结合到具体应用背景中。各种变型、以及在不同应用中的各种使用对于本领域技术人员将是容易显见的，并且本文定义的一般性原理可适用于较宽范围的实施例。由此，本发明并不限于本文中给出的实施例，而是应被授予与本文中公开的原理和新颖性特征相一致的最广义的范围。

[0039] 在以下详细描述中，阐述了许多特定细节以提供对本发明的更透彻理解。然而，对于本领域技术人员显而易见的是，本发明的实践可不必局限于这些具体细节。换言之，公知的结构和器件以框图形式示出而没有详细显示，以避免模糊本发明。

[0040] 注意，在使用到的情况下，标志左、右、前、后、顶、底、正、反、顺时针和逆时针仅仅是出于方便的目的所使用的，而并不暗示任何具体的固定方向。事实上，它们被用于反映对象的各个部分之间的相对位置和/或方向。

[0041] 在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。

[0042] 如本文使用的术语“在...上方(over)”、“在...下方(under)”、“在...之间(between)”和“在...上(on)”指的是这一层相对于其它层的相对位置。同样地，例如，被沉积或被放置于另一层的上方或下方的一层可以直接与另一层接触或者可以具有一个或多个中间层。此外，被沉积或被放置于层之间的一层可以直接与这些层接触或者可以具有一个或多个中间层。相比之下，在第二层“上”的第一层与该第二层接触。此外，提供了一层相对于其它层的相对位置(假设相对于起始基底进行沉积、修改和去除薄膜操作而不考虑基底的绝对定向)。

[0043] 为了达到上述目的，降低存储器源极线的电阻值，改善存储器性能，本发明提供了一种三维存储器，图1-4示出了本发明提供的不同三维存储器实施例的剖面的部分结构示意图。

[0044] 如图1所示，本发明所提供的三维存储器包括复合衬底110、堆叠层120、沟道层130、漏极区140、栅线隔槽和填充在栅线隔槽中的填充物150，以及掺杂区160。

[0045] 具体的，复合衬底110包括金属衬底1101以及形成在金属衬底1101上的第一半导体层1102，金属衬底1101的材质优选的可以为金属钨的硅化物。第一半导体层1102的材质包括多晶硅，为第一掺杂类型。

[0046] 堆叠层120，形成在复合衬底110上，为栅极层1201和层间绝缘层1202交替层叠。堆叠层120根据垂直方向所需形成的存储单元的个数来确定堆叠层的层数，堆叠层的层数例如可以为8层、32层、64层等，堆叠层的层数越多，越能提高集成度。可以采用化学气相沉积、原子层沉积或其他合适的沉积方法，依次交替沉积栅极层1201和层间绝缘层1202，形成该堆叠层120。优选的，栅极层1201的材质可以是金属钨，层间绝缘层1202的材质为氧化硅。

[0047] 沟道层130，形成在沟道孔中(未示出)，沟道孔形成在堆叠层120中，沟道层130垂直于复合衬底110，沟道层130与堆叠层120之间沿着堆叠层侧表面依次包括阻挡层1301、电荷捕获层1302、隧穿层1303，沟道孔中可以填充有绝缘体1304，绝缘体1304的材质优选地可以为氧化硅。更优地，在复合衬底与沟道孔之间还进一步包括外延层1305。

[0048] 漏极区140，形成在沟道孔上方，更具体的，形成在沟道层130以及绝缘体1304上方。漏极区140掺杂第二掺杂类型离子，优选地，所掺杂的离子的浓度在漏极区140内可以有所不同，如图1所示，可以形成离子浓度不同的两个漏极子区1401、1402。

[0049] 本领域技术人员应当知道，本发明所提供的存储器的沟道孔、漏极区的结构和制备工艺可以采用本领域技术人员目前或将要使用的三维存储器沟道孔、漏极区的结构及其制备工艺，而不限于上述示例。

[0050] 栅线隔槽和填充在栅线隔槽中的金属层150，形成在堆叠层120中，栅线隔槽(未示出)至少暴露复合衬底110的第一半导体层1102，在如图1所示的实施例中，栅线隔槽暴露复合衬底110的金属衬底1101，并且填充在栅线隔槽中的为金属层150，由于栅线隔槽暴露复合衬底110的金属衬底1101，因此金属层150与金属衬底1101之间直接接触，构成物理接触。金属层150的材质优选为金属钨。

[0051] 更优地，如图1所示，在栅线隔槽所暴露出的堆叠层侧壁上，还形成有隔绝层1501，隔绝层1501能够隔离金属层150和栅极层1201，避免两者之间短路，同时，隔绝层1501还能够减小金属层150与栅极层1201(尤其当栅极层为金属栅极层)之间的干扰。

[0052] 掺杂区160，形成在经由栅线隔槽所暴露的复合衬底的第一半导体层1102，与栅线隔槽毗邻，金属衬底1101与第一半导体层通过掺杂区160电性连接，更具体的，在如图1所示的实施例中，掺杂区160形成在经由栅线隔槽暴露的第一半导体层，与金属填充物150直接接触，构成物理接触，因此金属填充物150能够通过掺杂区160与第一半导体层1102电性连接。同时由于金属填充物150与金属衬底1101物理接触，因此，使得金属衬底1101与第一半导体层能够通过掺杂区160电性连接。

[0053] 掺杂区160为第二掺杂类型，且掺杂区160为重掺杂区。以第一掺杂类型为P型、第二掺杂类型为N类为例，形成掺杂区160时需要向第一半导体层1102中注入浓度为10^19-10^21个/cm3的N型离子，以使得第一半导体层1102与掺杂区160之间形成PN结，使得电流能够通过掺杂区160导通到其他导体。从而使得存储器的公共源极形成在第一半导体层以及金属衬底中。更进一步地，由于栅线隔槽中填充有金属层，在如图1所示的实施例中，公共源极还包含位于栅线隔槽中的金属层。

[0054] 本领域技术人员应当知道，上述关于掺杂类型的举例具有示例性，并不是对掺杂类型的限定。

[0055] 由于存储器的公共源极包括金属衬底1101，有效降低了电阻率，在如图1所示的实施例中，公共源极还包括形成在栅线隔槽中的金属层，源极的电阻率更有效下降。

[0056] 图2示出了本发明提供的三维存储器的另一种实施例的剖面部分结构示意图。在如图2所示的实施例中，存储器的大部分结构与如图1所示的实施例相同，相同的部分结构可以参见上述，在此不再赘述。其中，图2所示的实施例与图1所示的实施例的区别在于，复合衬底110还包括隔绝层1103，形成在第一半导体层1102和金属衬底1101之间，隔绝层1103能够使得复合衬底110的电学特性更优。如图2所示，栅线隔槽中的金属层150仍然和金属衬底1101物理接触，因此，虽然掺杂区160没有与金属衬底1101物理接触，金属层150仍然与掺杂区物理接触160，并且由于金属层150与金属硅化物衬底1101物理接触，使得电流仍可以通过掺杂区160流向金属层150，并流向金属衬底1101。从而实现金属衬底1101与第一半导体层之间的电性连接。

[0057] 如图1或图2所示的三维存储器，可以控制三维存储器以对存储器进行数据读取的操作。具体的，本发明所提供的三维存储器是借由位于沟道层1303与栅极层1201之间的电荷捕获层1302捕获电荷，从而存储数据的。电荷捕获层1302捕获的电荷数量决定了存储单元的Vt。因此，数据的读取操作是检测存储单元所存储的电荷量，也就是存储单元Vt的过程。

[0058] 在对存储器进行数据读取操作时，漏极区140接入偏置电压，公共源极接地，使得在进行读取操作时，能够通过感测漏极区140与公共源极之间的电流变化(电势变化引起的电流变化，亦可感测电压变化)来判断存储器所存储的数据状态。偏置电压的范围可以在0.3-0.5V之间。在上述条件下，若沟道层130导通，则导通电流与存储单元的Vt成反比，对于存储器而言，沟道层导通是因为在栅极施加了大于存储单元Vt的电压。

[0059] 对于没有被选中的存储单元，在读取操作时，栅极层1201接入导通电压，以使得沟道层130导通，电流能够从漏极区140流向公共源极。导通电压是一个能够保证大于任何一个存储单元Vt的电压，但导通电压不能太大，否则会使存储器发生隧穿效应。导通电压的范围可以在3-8V之间。

[0060] 对于被选中的存储单元，在读取操作时，栅极层1201接入读取电压，若读取电压大于存储单元的Vt，则能够使沟道层130导通。通过尝试对栅极层1201施加不同的读取电压，就可以知道存储单元所存储的电荷量，也就知道其所存储的数据。

[0061] 上述存储器数据读取操作方法应用广泛，包括但不限于应用于被设置为SLC(Single-Level Cell，单层单元，一个存储单元存储一位(bit)数据)、MLC(Multi-Level Cell，一个存储单元存储两位数据)、TLC(Triple-Level Cell，一个存储单元存储三位数据)或QLC(Quad-Level Cell，一个存储单元存储四位数据)的场景。

[0062] 在上述实施例中，公共源极包括第一半导体层1102、金属衬底1101和在栅线隔槽中的金属层150。由于掺杂区的存在，使得电流能够在第一半导体层1102与金属层150之间流动。在上述对存储器进行数据读取操作时，若存储器被设置为第一掺杂类型为P型，第二掺杂类型为N型，电流从第一半导体层1102经过掺杂区160流向金属衬底1101和金属层150。

[0063] 如图1或图2所示的三维存储器，可以控制三维存储器以对存储器进行数据擦除的操作。具体的，本发明所提供的三维存储器是借由位于沟道层1303与栅极层1201之间的电荷捕获层1302捕获电荷，从而存储数据的。因而，数据的擦除操作是将电荷捕获层1302上的电荷释放的过程。

[0064] 在对存储器进行数据擦除操作时，漏极区140浮置(floating)，栅极层1201接地，第一半导体层1102接入擦除电压。由于第一半导体层1102处于高电位，能够吸引电荷捕获层1302中捕获的电子，而擦除电压足以使存储器发生隧穿效应，以使电子成功被源极吸引，进而释放了电荷捕获层1302上的电子。擦除电压的范围在14-20V之间。在上述条件下，电子已经能够被吸引至第一半导体层1102，因此对于公共源极中的金属衬底1101和金属层150而言，可以处于浮置状态，亦可以和第一半导体层1102一样处于被接入擦除电压的状态。优选地，可以选择将金属衬底1101和金属层150处于更容易控制的浮置状态。

[0065] 通过上述擦除方法，能够实现存储器的整体擦除(Body Erase)，存储器擦除操作的效率极高。在上述实施例中，电子被至少吸引到第一半导体层1102，因此电流从第一半导体层1102流向栅极层1201。

[0066] 如图1或图2所示的三维存储器，可以控制三维存储器以对存储器进行数据编写的操作。具体的，本发明所提供的三维存储器是借由位于沟道层1303与栅极层1201之间的电荷捕获层1302捕获电荷，从而存储数据的。因而，数据的编写操作是使电子被电荷捕获层1302捕获的过程。

[0067] 在对存储器进行数据编写操作时，漏极区140接地，公共源极接地，栅极层1201接入编程电压。由于栅极层1201处于高电位，能够吸引电子靠近，而编程电压足以使存储器发生隧穿效应，以使电子在靠近栅极层1201的过程中被电荷捕获层1302捕获。编程电压的范围在12-27V之间，并且不同的编程电压决定了写入电荷捕获层1302中的电子数量，从而使用不同的编程电压能够实现存储器存储单元的不同数据状态。在上述实施例中，电子被吸引到栅极层1201，因此电流从栅极层1201流向漏极区140。

[0068] 因此本发明所提供的存储器，能够利用第一半导体层实现体擦除，提高存储器擦除操作的效率，并且借由衬底中的金属衬底降低源极的电阻，提高存储器的响应速度，存储器的核心区域性能更优。

[0069] 图3示出了本发明提供的三维存储器的另一种实施例的剖面部分结构示意图。在如图3所示的实施例中，大存储器的大部分结构与如图1所示的实施例相同，相同的部分结构可以参见上述，在此不再赘述。其中，图3所示的实施例与如图1所示的实施例的区别在于，栅线隔槽中的填充物为绝缘物350，并且，在如图3所示的实施例中，栅线隔槽暴露复合衬底的第一半导体层，而栅线隔槽中填充的绝缘物350不和金属衬底直接接触。在栅线隔槽中填充绝缘无350，能够更有效地降低在以栅线隔槽隔离开的存储器块于块之间的耦合、干扰。如图3所示，掺杂区160形成在第一半导体层1102中，与金属衬底1101物理接触，使得第一半导体层1102和金属衬底1101之间经由掺杂区160形成欧姆接触，因此，电流可以在第一半导体层1102与金属衬底1101之间流动，第一半导体层1102和金属衬底1101构成公共源极，金属衬底1101作为公共源极的一部分能够有效降低源极的电阻值。

[0070] 图4示出了本发明提供的三维存储器的另一种实施例的剖面部分结构示意图。在如图4所示的实施例中，大存储器的大部分结构与如图1所示的实施例相同，相同的部分结构可以参见上述，在此不再赘述。其中，图4所示的实施例与如图1所示的实施例的区别在于，复合衬底110还包括第二半导体层1104，形成在第一半导体层1102和金属衬底1101之间。不同材质的半导体层与金属衬底的结合性不同，若第一半导体层1102选用的材质与金属衬底1101选用的材质之间的结合性较差，则可以选用材质与金属衬底1101选用的材质结合性较好的半导体在第一半导体层1102与金属衬底1101之间形成第二半导体层1104，使复合衬底110的结构更可靠、性能更优。同时，如图4所示，掺杂区160扩散到第二半导体层1104，使得掺杂区160与金属衬底1101物理接触，形成欧姆接触，因此，电流可以在第一半导体层1102与金属衬底1101之间流动，第一半导体层1102和金属衬底1101构成公共源极，金属衬底1101作为公共源极的一部分能够有效降低源极的电阻值。

[0071] 如图3或图4所示的三维存储器，可以控制三维存储器以对存储器进行数据读取、数据编写以及数据擦除的操作。对如图3或图4所示的三维存储器进行数据操作的大部分方法与对如图1或图2所示的三维存储器进行数据操作的方法相同，相同的大部分操作方法以及原理可以参见上述，在此不再赘述。其中，如图3或图4所示的实施例，由于在栅线隔槽中填充的是绝缘物350，绝缘物350起到隔离的作用，不再和如图1或图2所示的实施例中栅线隔槽中的金属层150能够形成公共源极的作用相同。因此，在对如图3或图4所示的三维存储器进行数据读取操作时，绝缘物350不再接地，电流不再流经栅线隔槽中的绝缘物350。进行数据擦除操作时，绝缘物350不需要浮置或接入擦除电压。进行数据编写操作时，绝缘物350不再接地。

[0072] 本发明所提供的存储器，能够利用第一半导体层实现体擦除，提高存储器擦除操作的效率，并且借由复合衬底中的金属衬底降低源极的电阻，提高存储器的响应速度，容易实现存储器的堆叠和扩展。

[0073] 本领域技术人员应当知道，本发明所提供的三维存储器可以被设置为NAND型，亦可以被设置为NOR型，根据实际需求设置。

[0074] 本发明所提供的三维存储器可以根据如图5所示的流程图制造得到。本领域技术人员应当知道，如图5所示的仅是可以制造得到本发明所提供的三维存储器的一实施例，而并非对本发明所提供的三维存储器的制造方法的限定。如图5所示，制造方法可以包括以下步骤：

[0075] 步骤510：提供复合衬底，在金属衬底上沉积第一半导体层以形成复合衬底。

[0076] 步骤520：在复合衬底上交替沉积栅极层和层间绝缘层以形成堆叠层。

[0077] 具体地，栅极层的材质为金属钨，层间绝缘层为氧化硅。

[0078] 步骤530：蚀刻堆叠层，以形成垂直于复合衬底的沟道孔；

[0079] 步骤540：在沟道孔中形成沟道层；

[0080] 具体地，在本步骤中，还进一步包括：

[0081] 在经由沟道孔暴露出的复合衬底上外延生长半导体层。

[0082] 在通过沟道孔暴露出的堆叠层侧表面沉积阻挡层；

[0083] 在阻挡层表面沉积电荷捕获层；

[0084] 在电荷捕获层表面沉积隧穿层；以及

[0085] 在隧穿层表面沉积沟道层，并可以选择在沟道孔中填充绝缘物质。

[0086] 步骤550：在存储区上方形成漏极区。

[0087] 具体地，在沟道层和绝缘物质上方沉积漏极区。

[0088] 步骤560：蚀刻堆叠层，以形成栅线隔槽，栅线隔槽至少暴露复合衬底的第一半导体层。

[0089] 步骤570：对第一半导体曾注入离子以形成掺杂区。

[0090] 具体地，在本步骤中，掺杂区为重掺杂区，以第一半导体层为P型为例，向第一半导体层注入的N型离子浓度为10^19-10^21个/cm3。

[0091] 以及步骤580：填充栅线隔槽。

[0092] 更具体地，制造如图1所示的存储器还进一步包括：步骤560中，栅线隔槽更进一步地暴露复合衬底的金属衬底；

[0093] 步骤580中，填充在栅线隔槽中的填充物为金属层，与金属衬底物理接触；具体地，还包括：在填充金属层之前，在经由栅线隔槽暴露出的堆叠层的侧壁上，沉积绝缘层。以及[0094] 在步骤570中注入的掺杂区与金属层物理接触，以使金属层与第一半导体层通过掺杂区电性连接。

[0095] 更具体地，制造如图2所示的存储器还进一步包括：在步骤510中，所提供的复合衬底还包括隔绝层，步骤510进一步包括：在金属衬底上沉积隔绝层，在隔绝层上沉积第一半导体层以形成复合衬底。

[0096] 更具体地，制造如图3所示的存储器还进一步包括：在步骤560中，栅线隔槽暴露复合衬底的第一半导体层；

[0097] 在步骤580中，填充在栅线隔槽中的填充物为绝缘物；以及

[0098] 在步骤570中注入的掺杂区扩散至与金属衬底物理接触，以形成欧姆接触。

[0099] 更具体地，制造如图4所示的存储器还进一步包括：在步骤510中，所提供的复合衬底还包括第二多晶硅层，步骤510进一步包括：在金属衬底上沉积第二多晶硅层，在第二多晶硅层上沉积第一半导体层以形成复合衬底；以及

[0100] 步骤570进一步包括：经由栅线隔槽向第一半导体层以及第二多晶硅层注入掺杂离子，使所注入的掺杂区与金属衬底物理接触，以形成欧姆接触。

[0101] 如图6至图8所示，本实施例还提供一种对如上所述三维存储器进行数据操作方法，数据操作方法包括数据读取的步骤、数据擦除的步骤及数据编写的步骤。

[0102] 具体如图6所示，数据读取的步骤包括以下步骤：

[0103] 步骤610、触发数据读取程序。

[0104] 步骤620、使存储器的漏极区接入偏置电压；使公共源极接地；使未被选中的存储单元的栅极层接入导通电压，导通电压足以使沟道层导通；使被选中的存储单元的栅极层接入读取电压。

[0105] 步骤630、感测被选中的存储单元的漏极区与公共源极区之间的电压，和/或，电流变化以判断存储单元的数据状态。

[0106] 本发明所提供的数据操作方法所控制的三维存储器是借由位于沟道层与栅极层之间的电荷捕获层捕获电荷，从而存储数据的。电荷捕获层捕获的电荷数量决定了存储单元的Vt。因此，数据的读取操作是检测存储单元所存储的电荷量，也就是存储单元Vt的过程。

[0107] 在对存储器进行数据读取操作时，漏极区接入偏置电压，公共源极接地，使得在进行读取操作时，能够通过感测漏极区与公共源极之间的电流变化(电势变化引起的电流变化，亦可感测电压变化)来判断存储器所存储的数据状态。偏置电压的范围可以在0.3-0.5V之间。在上述条件下，若沟道层导通，则导通电流与存储单元的Vt成反比，对于存储器而言，沟道层导通是因为在栅极施加了大于存储单元Vt的电压。在沟道层导通的情况下，电流从漏极区流向公共源极区。

[0108] 对于没有被选中的存储单元，在读取操作时，栅极层接入导通电压，以使得沟道层导通，电流能够从漏极区流向公共源极。导通电压是一个能够保证大于任何一个存储单元Vt的电压，但导通电压不能太大，否则会使存储器发生隧穿效应。导通电压的范围可以在3-8V之间。

[0109] 对于被选中的存储单元，在读取操作时，栅极层接入读取电压，若读取电压大于存储单元的Vt，则能够使沟道层导通。通过尝试对栅极层施加不同的读取电压，就可以知道存储单元所存储的电荷量，也就知道其所存储的数据。

[0110] 本发明所提供的存储器数据读取操作方法应用广泛，包括但不限于应用于被设置为SLC(Single-Level Cell，单层单元，一个存储单元存储一位(bit)数据)、MLC(Multi-Level Cell，一个存储单元存储两位数据)、TLC(Triple-Level Cell，一个存储单元存储三位数据)或QLC(Quad-Level Cell，一个存储单元存储四位数据)的场景。

[0111] 具体如图7所示，数据擦除的步骤包括以下步骤：

[0112] 步骤710、触发数据擦除程序。

[0113] 步骤720、使漏极浮置；使栅极接地；使第一半导体层接入擦除电压。

[0114] 本发明所提供的数据操作方法所控制的三维存储器是借由位于沟道层与栅极层之间的电荷捕获层捕获电荷，从而存储数据的。因而，数据的擦除操作是将电荷捕获层上的电荷释放的过程。

[0115] 在对存储器进行数据擦除操作时，漏极区浮置(floating)，栅极层接地，第一半导体层接入擦除电压。由于第一半导体层处于高电位，能够吸引电荷捕获层中捕获的电子，而擦除电压足以使存储器发生隧穿效应，以使电子成功被源极吸引，进而释放了电荷捕获层上的电子。擦除电压的范围在14-20V之间。在上述条件下，电子已经能够被吸引至第一半导体层，因此对于公共源极中的金属衬底而言，可以处于浮置状态，亦可以和第一半导体层一样处于被接入擦除电压的状态。优选地，可以选择将金属衬底处于更容易控制的浮置状态。

[0116] 本发明所提供的数据擦除方法，能够实现存储器的整体擦除(Body Erase)，存储器擦除操作的效率极高。在上述实施例中，电子被至少吸引到第一半导体层，因此电流从第一半导体层流向栅极层。

[0117] 具体如图8所示，数据编写的步骤包括以下步骤：

[0118] 步骤810、触发数据编写程序。

[0119] 步骤820、使漏极接地；使公共源极接地；使栅极接入编程电压。

[0120] 本发明所提供的数据操作方法所控制的三维存储器是借由位于沟道层与栅极层之间的电荷捕获层捕获电荷，从而存储数据的。因而，数据的编写操作是使电子被电荷捕获层捕获的过程。

[0121] 在对存储器进行数据编写操作时，漏极区接地，公共源极接地，栅极层接入编程电压。由于栅极层处于高电位，能够吸引电子靠近，而编程电压足以使存储器发生隧穿效应，以使电子在靠近栅极层的过程中被电荷捕获层捕获。编程电压的范围在12-27V之间，并且不同的编程电压决定了写入电荷捕获层中的电子数量，从而使用不同的编程电压能够实现存储器存储单元的不同数据状态。在上述实施例中，电子被吸引到栅极层，因此电流从栅极层流向漏极区。

[0122] 根据本发明所提供的三维存储器的操作方法，通过简单的步骤能够实现存储器的读取、擦除以及编写操作，效率较高。

[0123] 尽管为使解释简单化将上述方法图示并描述为一系列动作，但是应理解并领会，这些方法不受动作的次序所限，因为根据一个或多个实施例，一些动作可按不同次序发生和/或与来自本文中图示和描述或本文中未图示和描述但本领域技术人员可以理解的其他动作并发地发生。

[0124] 提供对本公开的先前描述是为使得本领域任何技术人员皆能够制作或使用本公开。对本公开的各种修改对本领域技术人员来说都将是显而易见的，且本文中所定义的普适原理可被应用到其他变体而不会脱离本公开的精神或范围。由此，本公开并非旨在被限定于本文中所描述的示例和设计，而是应被授予与本文中所公开的原理和新颖性特征相一致的最广范围。