半导体装置封装及其制造方法转让专利
申请号 : CN201710896445.6
文献号 : CN108573934B
文献日 : 2020-08-21
发明人 : 陈天赐 , 陈光雄 , 王圣民 , 王奕程 , 许文政
申请人 : 日月光半导体制造股份有限公司
摘要 :
权利要求 :
1.一种半导体装置封装,其包括:
第一电路层,其包含第一表面以及与所述第一表面相对的第二表面;
至少一个第一电子组件,其安置在所述第一电路层的所述第一表面上方并且电连接到所述第一电路层;
第一模制层,其安置在所述第一电路层的所述第一表面上方,其中所述第一模制层囊封所述至少一个第一电子组件的边缘,并且所述第一模制层的下表面和所述至少一个第一电子组件的下表面是实质上共平面的;
第二电子组件,其安置在所述第一电路层的所述第二表面上方并且电连接到所述第一电路层;以及第二模制层,其安置在所述第一电路层的所述第二表面上方并且囊封所述第二电子组件,其中所述第一模制层和所述第二模制层包含不同的模制材料,其中所述第一模制层的热膨胀系数(CTE)不同于所述第二模制层的热膨胀系数。
2.根据权利要求1所述的半导体装置封装,其进一步包括:第二电路层,其安置在所述第二模制层上方;以及
至少一个互连件,其安置在所述第一电路层与所述第二电路层之间,通过所述第二模制层囊封,并且电连接到所述第一电路层和所述第二电路层。
3.根据权利要求1所述的半导体装置封装,其进一步包括安置在所述至少一个第一电子组件上方并且电连接到所述至少一个第一电子组件的至少一个电触点。
4.根据权利要求1所述的半导体装置封装,其中:
所述第一模制层和所述第二模制层中的每一者包含多个填充物,并且所述第一模制层的填充物和所述第二模制层的填充物在大小上是不同的。
5.一种半导体装置封装,其包括:
第一电路层,其包含第一表面以及与所述第一表面相对的第二表面;
至少一个第一电子组件,其安置在所述第一电路层的所述第一表面上方并且电连接到所述第一电路层;
第一模制层,其安置在所述第一电路层的所述第一表面上方并且囊封所述至少一个第一电子组件;
第二电子组件,其安置在所述第一电路层的所述第二表面上方并且电连接到所述第一电路层;以及第二模制层,其安置在所述第一电路层的所述第二表面上方并且囊封所述第二电子组件,其中所述第一模制层包括与所述第一电路层的所述第一表面相对的下表面,所述第一模制层包括多个填充物,并且所述第一模制层中的所述填充物中的至少一者具有邻近于所述第一模制层的所述下表面的切割平面,其中所述第一模制层的热膨胀系数(CTE)不同于所述第二模制层的热膨胀系数。
6.根据权利要求5所述的半导体装置封装,其中所述第一模制层和所述第二模制层选自薄膜模制化合物、液体模制化合物或粒状模制化合物。
7.根据权利要求6所述的半导体装置封装,其中所述第一模制层包含所述薄膜模制化合物,并且所述第二模制层包含所述液体模制化合物或所述粒状模制化合物。
8.根据权利要求5所述的半导体装置封装,其中所述第一模制层和所述第二模制层包含不同的模制材料。
9.根据权利要求8所述的半导体装置封装,其中所述第一模制层包含味之素累积薄膜(ABF),并且所述第二模制层的材料包含联二苯。
10.根据权利要求5所述的半导体装置封装,其中所述第二模制层包含多个填充物,并且所述第一模制层的填充物和所述第二模制层的填充物在材料上是不同的。
11.根据权利要求10所述的半导体装置封装,其中所述第一模制层的填充物包含氧化铝填充物,并且所述第二模制层的填充物包含氧化硅填充物。
12.根据权利要求5所述的半导体装置封装,其中所述第二模制层包含多个填充物,并且所述第一模制层的填充物和所述第二模制层的填充物在大小上是不同的。
13.根据权利要求12所述的半导体装置封装,其中所述第一模制层的填充物的大小大于所述第二模制层的填充物的大小。
14.根据权利要求5所述的半导体装置封装,其中所述第一模制层的所述下表面和所述至少一个第一电子组件的下表面是实质上共平面的。
15.根据权利要求5所述的半导体装置封装,其进一步包括:第二电路层,其安置在所述第二模制层上方;以及
至少一个互连件,其安置在所述第一电路层与所述第二电路层之间,通过所述第二模制层囊封,并且电连接到所述第一电路层和所述第二电路层。
16.一种制造半导体装置封装的方法,其包括:
在载体上方安置至少一个第一电子组件;
在所述载体上方安置第一模制层以囊封所述至少一个第一电子组件;
在所述第一模制层和所述至少一个第一电子组件上方安置第一电路层;
在所述第一电路层上方安置第二电子组件;以及
在所述第一电路层上方安置第二模制层以囊封所述第二电子组件,其中所述第一模制层的热膨胀系数(CTE)不同于所述第二模制层的热膨胀系数。
17.根据权利要求16所述的方法,其进一步包括:移除所述载体;以及
在所述至少一个第一电子组件的下表面上方安置至少一个电触点。
18.根据权利要求17所述的方法,其进一步包括移除所述第一模制层的一部分和所述至少一个第一电子组件的一部分以暴露所述至少一个第一电子组件的所述下表面,其中所述至少一个第一电子组件的所述下表面和所述第一模制层的下表面是实质上共平面的。
19.根据权利要求16所述的方法,其进一步包括:在安置所述第二模制层之前在所述第一电路层上方安置至少一个互连件;以及在所述第二模制层和所述至少一个互连件上方安置第二电路层。
说明书 :
半导体装置封装及其制造方法
技术领域
方法。
背景技术
发明内容
层安置在第一电路层的第一表面上方。第一模制层囊封至少一个电子组件的边缘,并且第
一模制层的下表面和至少一个电子组件的下表面是基本上共平面的。电子组件安置在第一
电路层的第二表面上方并且电连接到第一电路层。第二模制层安置在第一电路层的第二表
面上方并且囊封电子组件。
层安置在第一电路层的第一表面上方。第一模制层囊封至少一个电子组件。电子组件安置
在第一电路层的第二表面上方并且电连接到第一电路层。第二模制层安置在第一电路层的
第二表面上方并且囊封电子组件。第一模制层的热膨胀系数(CTE)不同于第二模制层的
CTE。
电子组件上方安置第一电路层;在第一电路层上方安置电子组件;以及在第一电路层上方
安置第二模制层以囊封电子组件。
附图说明
具体实施方式
在第一特征与第二特征之间形成或安置使得第一特征和第二特征可不直接接触的实施例。
此外,本发明可在各种实例中重复参考标号和/或字母。此重复是出于简单和清楚的目的,且本身并不指示所论述的各种实施例和/或配置之间的关系。
制条件为本发明的实施例的优点不因此布置而有偏差。
论述。
24和第二模制层28。第一电路层20包含第一表面201以及与第一表面201相对的第二表面
202。在一些实施例中,第一电路层20包含再分布层(RDL),所述再分布层经配置以重新布置电子组件24的输入/输出(I/O)触点。在一些实施例中,第一电路层20包含堆叠在彼此上的
一或多个导电布线层和一或多个介电层。在一些实施例中,接近第一表面201或第二表面
202的导电布线层被配置为接合垫,例如,突块下金属层(UBM)。
12E,但是暴露至少一个电子组件12的下表面12B。在一些实施例中,第一模制层14的下表面
14B和至少一个电子组件12的下表面12B基本上共平面。在一些实施例中,第一模制层14包
含填充物14F,并且第一模制层14中的填充物14F中的至少一个具有邻近于第一模制层14的
下表面14B的切割平面。
一模制层14的CTE大于第二模制层28的CTE。第一模制层14与第二模制层28之间的CTE差异
可以通过选择不同类型或材料的第一模制层14和第二模制层28、通过选择不同材料或大小
的第一模制层14和第二模制层28的填充物或通过其它合适的方法来实施。在一些实施例
中,第一模制层14和第二模制层28选自不同的模制化合物,例如,薄膜模制化合物、液体模制化合物或粒状模制化合物,以便具有不同CTE。借助于实例,在一些实施例中,第一模制层
14是薄膜模制化合物,并且第二模制层28是液体模制化合物或粒状模制化合物。在一些实
施例中,第一模制层14和第二模制层28包含不同模制材料。借助于实例,在一些实施例中,第一模制层14包含味之素累积薄膜(ABF),并且第二模制层28的材料包含联二苯。在一些实施例中,第一模制层14的填充物14F和第二模制层28的填充物28F在材料上是不同的。借助
于实例,在一些实施例中,第一模制层14的填充物14F包含氧化铝填充物,并且第二模制层
28的填充物28F包含氧化硅填充物。在一些实施例中,第一模制层14的填充物14F和第二模
制层28的填充物28F在大小上是不同的。借助于实例,在一些实施例中,第一模制层14的填充物14F的大小大于第二模制层28的填充物28F的大小。
中,互连件22通过第二模制层28囊封,并且电连接到第一电路层20和第二电路层30。在一些实施例中,互连件22的材料包含例如铜或类似物的金属、例如铜合金的合金,或任何其它合适的导电材料。
凸块、焊料球、焊膏或类似物的导电凸块,经配置以电连接到例如电路板或类似物的另一电子装置。
模制、附接或通过其它合适的方法安置。在一些实施例中,第一模制层14覆盖电子组件12的边缘12E和上表面。
绘。在一些实施例中,互连件22通过电镀、沉积或通过其它合适的方法形成或安置在第一电路层20上方。
第二表面202上。在一些实施例中,底部填充层25填充在电子组件24与第一电路层20之间以保护导电凸块23。
中,第二模制层28的一部分被移除,例如,通过研磨,以暴露互连件22。
20。如图2H中所描绘,载体10被从第一电路层20中移除。在一些实施例中,第一模制层14的一部分和至少一个电子组件12的一部分被移除,例如,通过研磨,以暴露至少一个电子组件
12的下表面12B。因此,至少一个电子组件12的下表面12B和第一模制层14的下表面14B基本上共平面,并且第一模制层14中的填充物14F中的至少一个具有邻近于第一模制层14的下
表面14B的切割平面。
相同编号来标记以下实施例中的每一个中的相同组件。
电路层20的第二表面202。在一些实施例中,电子组件24包含导体24C,例如,在与邻近于粘合剂层21的表面相对的电子组件24的上表面上并且电连接到第二电路层30的导电桩或导
电衬垫。电子组件24通过第二电路层30和互连件22电连接到第一电路层20。在一些实施例
中,半导体装置封装2进一步包含堆叠在第二电路层30上方并且电连接到第二电路层30的
封装40。封装40可以是任何类型的半导体装置封装或IC。在一些实施例中,封装40包含安置在第二电路层30上方并且电连接到第二电路层30的至少一个互连件22'和一或多个电子组
件42。在一些实施例中,电子组件42通过导电凸块44接合在第二电路层30上。在一些实施例中,底部填充层46填充在电子组件42与第二电路层30之间以保护导电凸块44。在一些实施
例中,第三模制层48安置在第二电路层30上方以囊封电子组件42。在一些实施例中,第三模制层48暴露互连件22,以与另一装置连接。
曲。在一些实施例中,第一模制层14的CTE大于第二模制层28的CTE,并且第二模制层28的
CTE大于第三模制层48的CTE。第一模制层14、第二模制层28和第三模制层48之中的CTE差异可以通过选择不同类型或材料的第一模制层14、第二模制层28和第三模制层48、通过选择
不同材料或大小的第一模制层14、第二模制层28和第三模制层48的填充物或通过其它合适
的方法实施。在一些实施例中,第一模制层14、第二模制层28和第三模制层48选自不同的模制化合物,例如,薄膜模制化合物、液体模制化合物或粒状模制化合物以便具有不同的CTE。
借助于实例,在一些实施例中,第一模制层14是薄膜模制化合物,第二模制层28是液体模制化合物,并且第三模制层48是粒状模制化合物。在一些实施例中,第一模制层14、第二模制层28和第三模制层48的填充物在材料上是不同的。在一些实施例中,第一模制层14、第二模制层28和第三模制层48的填充物在大小上是不同的。借助于实例,在一些实施例中,第一模制层14的填充物的大小大于第二模制层28的填充物的大小,并且第二模制层28的填充物的
大小大于第三模制层48的填充物的大小。
方以囊封至少一个电子组件12。在一些实施例中,第一模制层14通过模制、附接或通过其它合适的方法安置。在一些实施例中,第一模制层14覆盖电子组件12的边缘12E和上表面。
二表面202上方并且电连接到第一电路层20。在一些实施例中,互连件22通过电镀、沉积或通过其它合适的方法形成或安置在第一电路层20上方。
子组件24包含在与邻近于粘合剂层21的表面相对的电子组件24的上表面上的导体24C,例
如,导电桩或导电衬垫。随后,第二模制层28安置在第一电路层20上方以囊封电子组件24和互连件22。在一些实施例中,第二模制层28通过模制、附接或通过其它合适的方法安置。在一些实施例中,第二模制层28的一部分被移除,例如,通过研磨,以暴露互连件22和导体
24C。
20。在一些实施例中,第二电路层30通过导体24C电连接到电子组件24。
第二电路层30。在一些实施例中,电子组件42通过导电凸块44接合在第二电路层30上。在一些实施例中,底部填充层46填充在电子组件42与第二电路层30之间以保护导电凸块44。第
三模制层48安置在第二电路层30上方以囊封电子组件42。在一些实施例中,第三模制层48
通过模制、附接或通过其它合适的方法安置。在一些实施例中,第三模制层48的一部分被移除,例如,通过研磨,以暴露互连件22'以与另一装置连接。
12B。因此,至少一个电子组件12的下表面12B和第一模制层14的下表面14B基本上共平面,并且第一模制层14中的填充物中的至少一个具有邻近于第一模制层14的下表面14B的切割
平面。在一些实施例中,至少一个电触点32形成或安置在至少一个电子组件12的下表面12B上方以形成半导体装置封装2,如图3中所示。
RDL。电子组件54安置在第一表面701上方并且电连接到电路层70。在一些实施例中,电子组件54是通过SMT安装在电路层70的第一表面701上的倒装芯片组件。借助于实例,在一些实
施例中,电子组件54经由导电凸块53(例如,焊料凸块、焊料球、焊料膏或类似物)接合到第一表面701。互连件52安置在第一表面701上方并且电连接到电路层70。第一模制层56安置
在电路层70的第一表面701上方。在一些实施例中,第一模制层56囊封互连件52和电子组件
54。
些实施例中,封装60包含安置在电路层70上方并且电连接到电路层70的至少一个互连件62
和一或多个电子组件64。在一些实施例中,电子组件64经由导电凸块66接合到电路层70。在一些实施例中,底部填充层67填充在电子组件64与电路层70之间以保护导电凸块66。在一
些实施例中,第二模制层68安置在电路层70上方以囊封电子组件64。在一些实施例中,第二模制层68暴露互连件62以与另一装置连接。在一些实施例中,半导体装置封装3进一步包含安置在封装60上方并且通过封装60的互连件62电连接到电路层70的至少一个电触点72。在
一些实施例中,电触点72包含例如焊料凸块、焊料球、焊膏或类似物的导电凸块,经配置以电连接到例如电路板或类似物的另一电子装置。
第一模制层56的CTE。第一模制层56与第二模制层68之间的CTE差异可以通过选择不同类型
或材料的第一模制层56和第二模制层68、通过选择第一模制层56和第二模制层68的不同材
料或大小的填充物或通过其它合适的方法来实施。在一些实施例中,第一模制层56和第二
模制层68选自不同的模制化合物,例如,薄膜模制化合物、液体模制化合物或粒状模制化合物,以便具有不同CTE。借助于实例,在一些实施例中,第一模制层56是粒状模制化合物或液体模制化合物,并且第二模制层68是液体模制化合物或薄膜模制化合物。在一些实施例中,第一模制层56和第二模制层68包含不同模制材料。在一些实施例中,第一模制层56和第二
模制层模制层68的填充物在材料上是不同的。在一些实施例中,第一模制层56和第二模制
层68的填充物在大小上是不同的。借助于实例,在一些实施例中,第二模制层68的填充物的大小大于第一模制层56的填充物的大小。
组件54的表面上的导电凸块53。
到互连件52和电子组件54。
一些实施例中,电子组件64经由导电凸块66接合到电路层70。在一些实施例中,底部填充层
67可以填充在电子组件64与电路层70之间以保护导电凸块66。第二模制层68安置在电路层
70上方以囊封电子组件64。在一些实施例中,第二模制层68通过模制、附接或通过其它合适的方法安置。在一些实施例中,载体50、粘合剂层51和第二模制层68的一部分被移除,例如,通过研磨,以暴露互连件62以连接到电触点72以形成半导体装置封装3,如图5中所示。
了半导体装置封装的电力消耗。翘曲可以通过调节不同模制层之中的材料、成分或类型而
受到控制。电子组件可以是双侧暴露组件,这增大了半导体装置封装的应用。
等于±2%、小于或等于±1%、小于或等于±0.5%、小于或等于±0.1%,或小于或等于±
0.05%。举例来说,如果两个数值之间的差小于或等于所述值的平均值的±10%(例如小于
或等于±5%、小于或等于±4%、小于或等于±3%、小于或等于±2%、小于或等于±1%、
小于或等于±0.5%、小于或等于±0.1%,或小于或等于±0.05%),那么可认为所述两个
数值“基本上”相同或相等。举例来说,“基本上”平行可以指相对于0°的小于或等于±10°的角变化范围,例如,小于或等于±5°、小于或等于±4°、小于或等于±3°、小于或等于±2°、
小于或等于±1°、小于或等于±0.5°、小于或等于±0.1°,或小于或等于±0.05°。举例来
说,“基本上”垂直可以指相对于90°的小于或等于±10°的角变化范围,例如,小于或等于±
5°、小于或等于±4°、小于或等于±3°、小于或等于±2°、小于或等于±1°、小于或等于±
0.5°、小于或等于±0.1°,或小于或等于±0.05°。
精神和范围的情况下,可做出各种改变且可取代等效物。所述图式可能未必按比例绘制。归因于制造过程和容限,本发明中的艺术再现与实际设备之间可能存在区别。可能存在并未
特定说明的本发明的其它实施例。应将本说明书和图式视为说明性的而非限制性的。可以
作出修改,以使特定情况、材料、物质组成、方法或过程适应于本发明的目标、精神和范围。
所有此类修改意图在所附权利要求书的范围内。虽然本文中所揭示的方法已参考按特定次
序执行的特定操作加以描述,但应理解,可在不脱离本发明的教示的情况下组合、细分或重新排序这些操作以形成等效方法。因此,除非本文中特别指示,否则操作的次序和分组并非本发明的限制。