本发明涉及C_PHY信号技术领域，具体涉及一种通过双SSTL电路产生C_PHY信号的装置。包括集成于FPGA内部的第一SSTL电路、第二SSTL电路和第三SSTL电路，FPGA具有第一引脚、第二引脚和第三引脚，第一引脚和第二引脚后连接有差分运放电路和放大倍数设置及反馈电路，第三引脚后串联有第二运放电路，第一SSTL电路和第二SSTL电路并联，第一SSTL电路、第二SSTL电路、放大倍数设置及反馈电路、差分运放电路共同组成C_PHY信号的HS信号输出端，第三SSTL电路和第二运放电路共同组成C_PHY信号的LP信号输出端。不依赖于第三方C_PHY芯片，基于FPGA实现C_PHY信号输出，出相同的C_PHY信号，其采用的IO管脚大大减少，并节省了成本，组合灵活，可以根据需求选择信号lane数。
1.一种通过双SSTL电路产生C_PHY信号的装置，其特征在于：包括集成于FPGA内部的第一SSTL电路、第二SSTL电路和第三SSTL电路，所述FPGA具有分别供第一SSTL电路、第二SSTL电路、第三SSTL电路输出的第一引脚(7)、第二引脚(8)和第三引脚(9)，所述第一引脚(7)和第二引脚(8)后连接有差分运放电路和用于设置差分运放电路放大倍数的放大倍数设置及反馈电路，所述第一引脚(7)连接至差分运放电路的正向信号输入端，所述第二引脚(8)连接至差分运放电路的反向信号输入端，所述第三引脚(9)后串联有第二运放电路，所述第一SSTL电路和第二SSTL电路并联，所述第一SSTL电路、第二SSTL电路、放大倍数设置及反馈电路、差分运放电路共同组成C_PHY信号的HS信号输出端，所述第三SSTL电路和第二运放电路共同组成C_PHY信号的LP信号输出端。
2.如权利要求1所述通过双SSTL电路产生C_PHY信号的装置，其特征在于：所述差分运放电路包括差分输入差分输出的第一运算放大器U1，所述第一运算放大器U1包括共模电压信号输入端、正向信号输入端、反向信号输入端、正向信号输出端和反向信号输出端。
3.如权利要求2所述通过双SSTL电路产生C_PHY信号的装置，其特征在于：所述放大倍数设置及反馈电路包括并联设置的第一电阻组和第二电阻组，所述第一电阻组包括依次串联于第一引脚(7)处的电阻R1和电阻R3，所述第二电阻组包括依次串联于第二引脚(8)处的电阻R2和电阻R4，所述第一运算放大器U1的正向信号输入端与电阻R3的前端连接，所述第一运算放大器U1的反向信号输出端与电阻R3的后端连接，所述第一运算放大器U1的反向信号输入端与电阻R4的前端连接，所述第一运算放大器U1的正向信号输出端与电阻R4的后端连接。
4.如权利要求3所述通过双SSTL电路产生C_PHY信号的装置，其特征在于：所述差分运放电路前端串联有输入端阻抗匹配电路，所述输入端阻抗匹配电路包括串联设置的电阻R9和电容C1，所述电阻R9端部与电阻R3的前端连接，所述电容C1端部与电阻R4的前端连接。
5.如权利要求2所述通过双SSTL电路产生C_PHY信号的装置，其特征在于：所述差分运放电路后端串联有输出阻抗匹配电路，所述输出阻抗匹配电路包括电阻R5和电阻R6，所述电阻R5连接于第一运算放大器U1的反向信号输出端与C_PHY信号的HS信号输出端之间，所述电阻R6连接在第一运算放大器U1的正向信号输出端与地之间。
6.如权利要求1所述通过双SSTL电路产生C_PHY信号的装置，其特征在于：所述第二运放电路包括第二运算放大器U2和电阻R10，所述第三引脚(9)与第二运算放大器U2的正向信号输入端连接，所述第二运算放大器U2的反向信号输入端通过电阻R10与第二运算放大器U2的信号输出端连接。
7.如权利要求1所述通过双SSTL电路产生C_PHY信号的装置，其特征在于：所述第一SSTL电路包括串联在VCC与地之间的第一MOS管(10)、第二MOS管(11)，所述第一MOS管(10)的源极与VCC连接，栅极与FPGA的第一控制端(1)连接，所述第二MOS管(11)的源极与地连接，栅极与FPGA的第二控制端(2)连接，所述第一MOS管(10)和第二MOS管(11)的漏极共同构成第一SSTL电路的信号输出端。
8.如权利要求7所述通过双SSTL电路产生C_PHY信号的装置，其特征在于：所述第二SSTL电路包括串联在VCC与地之间的第三MOS管(12)和第四MOS管(13)，所述第三MOS管(12)的源极与VCC连接，栅极与FPGA的第三控制端(3)连接，所述第四MOS管(13)的源极与地连接，栅极与FPGA的第四控制端(4)连接，所述第三MOS管(12)和第四MOS管(13)的漏极共同构成第二SSTL电路的信号输出端。
9.如权利要求1所述通过双SSTL电路产生C_PHY信号的装置，其特征在于：所述第三SSTL电路包括串联在VCC与地之间的第五MOS管(14)和第六MOS管(15)，所述第五MOS管(14)的源极与VCC连接，栅极与FPGA的第五控制端(5)连接，所述第六MOS管(15)的源极与地连接，栅极与FPGA的第六控制端(6)连接，所述第五MOS管(14)和第六MOS管(15)的漏极共同构成第三SSTL电路的信号输出端。
10.如权利要求8所述通过双SSTL电路产生C_PHY信号的装置，其特征在于：所述第一MOS管(10)为P沟道MOS管，第二MOS管(11)为N沟道MOS管；所述第三MOS管(12)为P沟道MOS管，第四MOS管(13)为N沟道MOS管。
通过双SSTL电路产生C_PHY信号的装置
技术领域
[0001] 本发明涉及C_PHY信号技术领域，具体涉及一种通过双SSTL电路产生C_PHY信号的装置。
背景技术
[0002] 如图1所示，C_PHY信号1个lane有3根信号，对于HS信号，每根信号可以出3种电平，典型值V＝400mV，所以VA＝3/4V＝300mV，VB＝1/2V＝200mV，VC＝1/4V＝100mV。
[0003] 如图2所示，C_PHY HS信号的差分效果是以VA-VB，VB-VC，VC-VA得到的，其电压范围为-200mV(100mV–300mV)到200mV(300mV–100mV)。
[0004] 如图3所示，C_PHY HS的差分信号有4种状态，分别是strong 1，weak 0，strong 0，weak 1，其中，strong 1＝200mV；weak 1＝100mV；week 0＝-100mV；strong 0＝-200mV。
[0005] MIPI C_PHY是一种新的MIPI接口，可以支持更高速率。但是市场上能出C_PHY信号的芯片种类少，价格昂贵，主要技术由其它公司掌握。
[0006] 例如市面上的SSD2830 C_PHY芯片，一片的单价在50～100$左右，占用FPGA管脚约60只，在一台设备中成本占比高。
[0007] 如图4所示，FPGA SSTL信号速率高，用于产生C_PHY信号很合适。如：典型的SSTL电路只有两种状态0和1，但对电路进行改进可以使SSTL电路输出具备C_PHY信号的HS信号特性。
发明内容
[0008] 本发明的目的就是针对现有技术的缺陷，提供一种管脚占用少，功耗小、速率高、不失真且成本低廉的通过双SSTL电路产生C_PHY信号的装置。
[0009] 本发明的技术方案是：一种通过双SSTL电路产生C_PHY信号的装置，包括集成于FPGA内部的第一SSTL电路、第二SSTL电路和第三SSTL电路，所述FPGA具有分别供第一SSTL电路、第二SSTL电路、第三SSTL电路输出的第一引脚、第二引脚和第三引脚，所述第一引脚和第二引脚后连接有差分运放电路和用于设置差分运放电路放大倍数的放大倍数设置及反馈电路，所述第三引脚后串联有第二运放电路，所述第一SSTL电路和第二SSTL电路并联，所述第一SSTL电路、第二SSTL电路、放大倍数设置及反馈电路、差分运放电路共同组成C_PHY信号的HS信号输出端，所述第三SSTL电路和第二运放电路共同组成C_PHY信号的LP信号输出端。
[0010] 较为优选的，所述差分运放电路包括差分输入差分输出的第一运算放大器U1，所述第一运算放大器U1包括共模电压信号输入端、正向信号输入端、反向信号输入端、正向信号输出端和反向信号输出端。
[0011] 较为优选的，所述放大倍数设置及反馈电路包括并联设置的第一电阻组和第二电阻组，所述第一电阻组包括依次串联于第一引脚处的电阻R1和电阻R3，所述第二电阻组包括依次串联于第二引脚处的电阻R2和电阻R4，所述第一运算放大器U1的正向信号输入端与电阻R3的前端连接，所述第一运算放大器U1的反向信号输出端与电阻R3的后端连接，所述第一运算放大器U1的反向信号输入端与电阻R4的前端连接，所述第一运算放大器U1的正向信号输出端与电阻R4的后端连接。
[0012] 较为优选的，所述差分运放电路前端串联有输入端阻抗匹配电路，所述输入端阻抗匹配电路包括串联设置的电阻R9和电容C1，所述电阻R9端部与电阻R3的前端连接，所述电容C1端部与电阻R4的前端连接。
[0013] 较为优选的，所述差分运放电路后端串联有输出阻抗匹配电路，所述输出阻抗匹配电路包括电阻R5和电阻R6，所述电阻R5连接于第一运算放大器U1的反向信号输出端与C_PHY信号的HS信号输出端之间，所述电阻R6连接在第一运算放大器U1的正向信号输出端与地之间。
[0014] 较为优选的，所述第二运放电路包括第二运算放大器U2和电阻R10，所述第三引脚与第二运算放大器U2的正向信号输入端连接，所述第二运算放大器U2的反向信号输入端通过电阻R10与第二运算放大器U2的信号输出端连接。
[0015] 较为优选的，所述第一SSTL电路包括串联在VCC与地之间的第一MOS管第二MOS管，所述第一MOS管的源极与VCC连接，栅极与FPGA的第一控制端连接，所述第二MOS管的源极与地连接，栅极与FPGA的第二控制端连接，所述第一MOS管和第二MOS管的漏极共同构成第一SSTL电路的信号输出端。
[0016] 较为优选的，所述第二SSTL电路包括串联在VCC与地之间的第三MOS管和第四MOS管，所述第三MOS管的源极与VCC连接，栅极与FPGA的第三控制端连接，所述第四MOS管的源极与地连接，栅极与FPGA的第四控制端连接，所述第三MOS管和第四MOS管的漏极共同构成第二SSTL电路的信号输出端。
[0017] 较为优选的，所述第三SSTL电路包括串联在VCC与地之间的第五MOS管和第六MOS管，所述第五MOS管的源极与VCC连接，栅极与FPGA的第五控制端连接，所述第六MOS管的源极与地连接，栅极与FPGA的第六控制端连接，所述第五MOS管和第六MOS管的漏极共同构成第三SSTL电路的信号输出端。
[0018] 较为优选的，所述第一MOS管为P沟道MOS管，第二MOS管为N沟道MOS管。
[0019] 较为优选的，所述第三MOS管为P沟道MOS管，第四MOS管为N沟道MOS管。
[0020] 本发明的有益效果为：不依赖于第三方C_PHY芯片，本装置能基于FPGA实现C_PHY信号输出，其除了比使用SSD2830占用的FPGA管脚数量少，出相同的C_PHY信号，其采用的IO管脚大大减少，并节省了成本，组合灵活，可以根据需求选择信号lane数。两路SSTL信号输入到高阻抗的运放，功耗小；通过放大倍数设置及反馈电路设置运放的倍数，不需要增加分压电阻，不会引入噪声信号；采用差分输入差分输出的运放，属于电压运放，有很高带宽(可达8G)，可达到C PHY最大速率的要求。同时，采用差分运放，降低了对外部寄生参数的敏感度，易于PCB设计，信号不容易失真。
附图说明
[0021] 图1为C_PHY信号示意图；
[0022] 图2为C_PHY信号的差分效果示意图；
[0023] 图3为C_PHY信号的眼图效果示意图；
[0024] 图4为SSTL经典电路示意图
[0025] 图5为本发明一种通过双SSTL电路产生C_PHY信号的装置电路图；
[0026] 图中：1—第一控制端，2—第二控制端，3—第三控制端，4—第四控制端，5—第五控制端，6—第六控制端，7—第一引脚，8—第二引脚，9—第三引脚，10—第一MOS管，11—第二MOS管，12—第三MOS管，13—第四MOS管，14—第五MOS管，15—第六MOS管。
具体实施方式
[0027] 下面结合附图和具体实施例对本发明作进一步的详细说明，便于清楚地了解本发明，但它们不对本发明构成限定。
[0028] 如图5所示，一种通过双SSTL电路产生C_PHY信号的装置包括集成于FPGA内部的第一SSTL电路、第二SSTL电路和第三SSTL电路，所述FPGA具有分别供第一SSTL电路、第二SSTL电路、第三SSTL电路输出的第一引脚7、第二引脚8和第三引脚9，所述第一引脚7和第二引脚8后连接有差分运放电路和用于设置差分运放电路放大倍数的放大倍数设置及反馈电路，所述第三引脚9后串联有第二运放电路，所述第一SSTL电路和第二SSTL电路并联，所述第一SSTL电路、第二SSTL电路、放大倍数设置及反馈电路、差分运放电路共同组成C_PHY信号的HS信号输出端，所述第三SSTL电路和第二运放电路共同组成C_PHY信号的LP信号输出端。
[0029] 所述差分运放电路包括差分输入差分输出的第一运算放大器U1，所述第一运算放大器U1包括共模电压信号输入端、正向信号输入端、反向信号输入端、正向信号输出端和反向信号输出端。
[0030] 所述放大倍数设置及反馈电路包括并联设置的第一电阻组和第二电阻组，所述第一电阻组包括依次串联于第一引脚7处的电阻R1和电阻R3，所述第二电阻组包括依次串联于第二引脚8处的电阻R2和电阻R4，所述第一运算放大器U1的正向信号输入端与电阻R3的前端连接，所述第一运算放大器U1的反向信号输出端与电阻R3的后端连接，所述第一运算放大器U1的反向信号输入端与电阻R4的前端连接，所述第一运算放大器U1的正向信号输出端与电阻R4的后端连接。
[0031] 所述差分运放电路前端串联有输入端阻抗匹配电路，后端串联有输出阻抗匹配电路。所述输入端阻抗匹配电路包括串联设置的电阻R9和电容C1，所述电阻R9端部与电阻R3的前端连接，所述电容C1端部与电阻R4的前端连接。输出阻抗匹配电路包括电阻R5和电阻R6，所述电阻R5连接于第一运算放大器U1的反向信号输出端与C_PHY信号的HS信号输出端之间，所述电阻R6连接在第一运算放大器U1的正向信号输出端与地之间。
[0032] 所述第一SSTL电路包括串联在VCC与地之间的第一MOS管10、第二MOS管11，所述第一MOS管10的源极与VCC连接，栅极与FPGA的第一控制端1连接，所述第二MOS管11的源极与地连接，栅极与FPGA的第二控制端2连接，所述第一MOS管10和第二MOS管11的漏极共同构成第一SSTL电路的信号输出端。
[0033] 所述第二SSTL电路包括串联在VCC与地之间的第三MOS管12和第四MOS管13，所述第三MOS管12的源极与VCC连接，栅极与FPGA的第三控制端3连接，所述第四MOS管13的源极与地连接，栅极与FPGA的第四控制端4连接，所述第三MOS管12和第四MOS管13的漏极共同构成第二SSTL电路的信号输出端。
[0034] 所述第三SSTL电路包括串联在VCC与地之间的第五MOS管14和第六MOS管15，所述第五MOS管14的源极与VCC连接，栅极与FPGA的第五控制端5连接，所述第六MOS管15的源极与地连接，栅极与FPGA的第六控制端6连接，所述第五MOS管14和第六MOS管15的漏极共同构成第三SSTL电路的信号输出端。
[0035] 第二运放电路包括第二运算放大器U2和电阻R10，第三引脚9与第二运算放大器U2的正向信号输入端连接，第二运算放大器U2的反向信号输入端通过电阻R10与第二运算放大器U2的信号输出端连接。
[0036] 其中，第一MOS管10为P沟道MOS管，第二MOS管11为N沟道MOS管。第三MOS管12为P沟道MOS管，第四MOS管13为N沟道MOS管。
[0037] 下面，以TI的LMH5401为例对本方案进行说明：
[0038] 电阻R1、R2的一端和FPGA管脚连接，另一端接第一运算放大器U1的两个输入端，两路SSTL输出信号配合高低输出则能得到3种电平状态，如表1所示：
[0039]第一引脚状态 第二引脚状态 VOUT
0 0 VCOM
0 1 VCOM-VCC*RG/(RF+25)
1 0 VCOM+VCC*RG/(RF+25)
[0040] (RG是第一运算放大器U1放大倍数设置电阻，RF是第一运算放大器U1的反馈电阻，两者共同决定第一运算放大器U1的放大倍数)
[0041] 其中VCC＝1.2V，RG＝R1＝R2，RF＝R3＝R4。
[0042] 如此已经实现了三种电平状态输出，由于运放输入电压幅度为1.2V，要得到符合要求C_PHY信号，需要缩小第一运算放大器U1的输出电压。
[0043] 根据SSTL的电平特点，电阻计算方法如下：
[0044] 要求VOUT输出的3电平分别为100mV，200mV，300mV
[0045] 所以VCOM＝200mV
[0046] VCOM-VCC*RG/(RF+25)＝100mV (1)
[0047] VCOM+VCC*RG/(RF+25)＝300mV (2)
[0048] 由公式1和2得到
[0049] RG/(RF+25＝1/12) (3)
[0050] 取RG＝30Ω，则RF＝335Ω
[0051] C1和R9做匹配用，如C1＝4.7pF，R9＝51Ω(C1和R9具体取值可以通过经验获得)。
[0052] LP信号由于只有10M左右，选择带宽较低的运放来实现，由于LP信号高电平为1.2V，低电平为零，故可以直接用运放跟随来获得。选择第二运算放大器U2时，需要选择带使能引脚的运放，在输出HS信号时，LP信号的运放输出高阻；反之，在输出LP信号时，HS信号的运放输出为高阻。
[0053] 本说明书未作详细描述的内容属于本领域专业技术人员公知的现有技术。
