偏压电路

摘要

本发明提供一种偏压电路包括第一晶体管与第二晶体管、第一电阻与第二电阻。第一晶体管的第一端耦接第一电压源。第一电阻的一端耦接第一晶体管的第二端，且第一电阻的另一端耦接第一晶体管的控制端。第二晶体管的第一端耦接第二电压源，且第二晶体管的第二端耦接第一晶体管的控制端。第二电阻的一端耦接第一电阻的另一端，且第二电阻的另一端耦接第二晶体管的控制端。于第一晶体管与第二晶体管分别由第一电压源与第二电压源导通后，当第一电压源或第二电压源变化时，流经第一晶体管的电流、流经第二晶体管的电流与偏压电流维持不变。

权利要求

1.一种偏压电路，其特征在于，该偏压电路包括：

一第一晶体管，该第一晶体管的第一端用于耦接于一第一电压源；

一第一电阻，该第一电阻的一端耦接于该第一晶体管的第二端，且该第一电阻的另一端耦接于该第一晶体管的控制端；

一第二晶体管，该第二晶体管的第一端用于耦接于一第二电压源，且该第二晶体管的第二端耦接于该第一晶体管的控制端；以及一第二电阻，该第二电阻的一端耦接于该第一电阻的另一端，且该第二电阻的另一端耦接于该第二晶体管的控制端；

其中，于该第一晶体管的第二端与该第一电阻的一端之间的一节点形成一参考电压，该参考电压相关于该第一晶体管的控制端与第二端之间的压降，以及该第二晶体管的控制端与第二端之间的压降的和。

2.如权利要求1所述的偏压电路，其特征在于，其中，当该第一晶体管与该第二晶体管分别由该第一电压源与该第二电压源导通后，一第一电流流经该第一晶体管，一第二电流流经该第二晶体管，且该第一电流流过该第一电阻，该第一电流与该第二电流共同流过该第二电阻，以形成该参考电压，且根据该参考电压，一偏压电流由该第二晶体管的控制端与该第二电阻的另一端之间的节点提供至一负载。

3.如权利要求2所述的偏压电路，其特征在于，其中于该第一晶体管与该第二晶体管分别由该第一电压源与该第二电压源导通后，当该第一电压源或该第二电压源变化时，该第一电流、该第二电流与该偏压电流维持不变。

4.如权利要求1所述的偏压电路，其特征在于，该偏压电路还包括：

一第三晶体管，该第三晶体管的第一端用于耦接于一第三电压源，且该第三晶体管的第二端耦接于该第二晶体管的控制端；以及一第三电阻，该第三电阻的一端耦接于该第二电阻的另一端，且该第三电阻的另一端耦接于该第三晶体管的控制端；

其中，当该第一晶体管、该第二晶体管与该第三晶体管分别由该第一电压源、该第二电压源与该第三电压源导通后，一第一电流流经该第一晶体管、一第二电流流经该第二晶体管，一第三电流流经该第三晶体管，且该第一电流流过该第一电阻，该第一电流与该第二电流共同流过该第二电阻，该第一电流、该第二电流与该第三电流共同流过该第三电阻，以形成该参考电压，且根据该参考电压，一偏压电流由该第三晶体管的控制端与该第三电阻的另一端之间的节点提供至一负载。

5.如权利要求4所述的偏压电路，其特征在于，其中于该第一晶体管、该第二晶体管与该第三晶体管分别由该第一电压源、该第二电压源与该第三电压源导通后，当该第一电压源、该第二电压源或该第三电压源变化时，该第一电流、该第二电流、该第三电流与该偏压电流维持不变。

6.如权利要求4所述的偏压电路，其特征在于，其中该参考电压还相关于该第一晶体管的控制端与第二端之间的压降、该第二晶体管的控制端与第二端之间的压降，以及该第三晶体管的控制端与第二端之间的压降的和。

7.如权利要求2所述的偏压电路，其特征在于，其中于该第一晶体管与该第二晶体管分别由该第一电压源与该第二电压源导通后，该第一晶体管的第二端的电压与该第二晶体管的第二端的电压高于该第一晶体管的控制端的电压与该第二晶体管的控制端的电压。

8.如权利要求7所述的偏压电路，其特征在于，其中该第一晶体管与该第二晶体管为空乏型晶体管，且该第一晶体管的第一端与该第二晶体管的第一端为漏极，该第一晶体管的第二端与该第二晶体管的第二端为源极，以及该第一晶体管的控制端与该第二晶体管的控制端为栅极。

9.如权利要求4所述的偏压电路，其特征在于，其中于该第一晶体管、该第二晶体管与该第三晶体管分别由该第一电压源、该第二电压源与该第三电压源导通后，该第一晶体管的第二端的电压、该第二晶体管的第二端的电压与该第三晶体管的第二端的电压高于该第一晶体管的控制端的电压、该第二晶体管的控制端的电压与该第三晶体管的控制端的电压。

10.如权利要求9所述的偏压电路，其特征在于，其中该第一晶体管、该第二晶体管与该第三晶体管为空乏型晶体管，且该第一晶体管的第一端、该第二晶体管的第一端与该第三晶体管的第一端为漏极，该第一晶体管的第二端、该第二晶体管的第二端与该第三晶体管的第二端为源极，以及该第一晶体管的控制端、该第二晶体管的控制端与该第三晶体管的控制端为栅极。

11.如权利要求2或4所述的偏压电路，其特征在于，其中该参考电压提供至该负载。

12.如权利要求2所述的偏压电路，其特征在于，其中该第一电压源与该第二电压源的电位可为相同或相异。

13.如权利要求4所述的偏压电路，其特征在于，其中该第一电压源、该第二电压源与该第三电压源中任两者的电位可为相同或相异。

14.如权利要求1所述的偏压电路，其特征在于，其中，于该第一晶体管与该第二晶体管分别由该第一电压源与该第二电压源导通后，一第一电流流经该第一晶体管，一第二电流流经该第二晶体管，且该第一电流流过该第一电阻，该第一电流与该第二电流共同流过该第二电阻，以形成该参考电压，且该偏压电路输出该参考电压。

15.如权利要求1所述的偏压电路，其特征在于，该偏压电路还包括：

一第三晶体管，该第三晶体管的第一端耦接于一第三电压源，且该第三晶体管的第二端耦接于该第二晶体管的控制端；以及一第三电阻，该第三电阻的一端耦接于该第二电阻的另一端，且该第三电阻的另一端耦接于该第三晶体管的控制端；

其中，于该第一晶体管、该第二晶体管与该第三晶体管分别由该第一电压源、该第二电压源与该第三电压源导通后，一第一电流流经该第一晶体管、一第二电流流经该第二晶体管，一第三电流流经该第三晶体管，且该第一电流流过该第一电阻，该第一电流与该第二电流共同流过该第二电阻，该第一电流、该第二电流与该第三电流共同流过该第三电阻，以形成该参考电压，且该偏压电路输出该参考电压。

说明书

偏压电路

技术领域

[0001] 本发明关于一种偏压电路，特别是涉及一种能提供稳定的参考电压或偏压电流的偏压电路。

背景技术

[0002] 就集成电路中的偏压电路的设计而言，一般来说，若使用的是SOI(Silicon  On Insulator)制程或是互补式金属氧化物半导体(CMOS)制程，多会利用运算放大器的设置来将偏压电路所欲产生的参考电压锁在符合负载运作需求的电压值，此种做法在使用的是SOI制程或是互补式金属氧化物半导体制程来设计集成电路中的偏压电路时是十分容易且直观的。然相对而言，若使用三-五族制程来进行集成电路中的偏压电路的设计时，利用设置运算放大器来设计偏压电路便是非常困难的。即便能够产出，此偏压电路的电路结构将会很复杂，且于芯片上会占据很大的面积，不符合成本效益。

发明内容

[0003] 本发明提供一种偏压电路包括第一晶体管与第二晶体管、第一电阻与第二电阻。第一晶体管的第一端耦接第一电压源。第一电阻的一端耦接第一晶体管的第二端，且第一电阻的另一端耦接第一晶体管的控制端。第二晶体管的第一端耦接第二电压源，且第二晶体管的第二端耦接第一晶体管的控制端。第二电阻的一端耦接第一电阻的另一端，且第二电阻的另一端耦接第二晶体管的控制端。

[0004] 为使能更进一步了解本发明的特征及技术内容，请参阅以下有关本发明的详细说明与附图，但是此等说明与所附图式仅是用来说明本发明，而非对本发明的权利要求书作任何的限制。

[0005] 相比于现有技术，本发明所提供的技术方案具有以下优点：第一，当各晶体管的电压源发生变化，于各晶体管仍正常运作的情况下(例如，若各晶体管为空乏型(Depletion Mode)晶体管，则是于各晶体管工作于饱和区的情况下)，流经各电阻的电流将维持不变，故本发明所提供的偏压电路便能提供稳定的偏压电流给所连接的负载；第二，虽然各电阻可能因为制程上的差异使得实际电阻值与原电路设计的电阻值之间存在些微差距，但本发明所提供的偏压电路的电路设计使得参考电压能取决于各晶体管其控制端与第二端之间的电压，故本发明所提供的偏压电路便能产生稳定的参考电压，以维持负载的正常运作。

附图说明

[0006] 关于本发明的优点与精神可以通过以下的发明详述及所附图式得到进一步的了解。

[0007] 图1A与图1B为根据本发明例示性实施例绘示的偏压电路的电路图；

[0008] 图2为根据本发明另一例示性实施例绘示的偏压电路的电路图；

[0009] 图3为根据本发明另一例示性实施例绘示的偏压电路的电路图。

[0010] 主要图示说明：

[0011] VDD1：第一电压源

[0012] VDD2：第二电压源

[0013] VDD3：第三电压源

[0014] T1：第一晶体管

[0015] T2：第二晶体管

[0016] T3：第三晶体管

[0017] R1：第一电阻

[0018] R2：第二电阻

[0019] R3：第三电阻

[0020] I1：第一电流

[0021] I2：第二电流

[0022] IS：第三电流

[0023] LOAD：负载

[0024] VREF：参考电压

[0025] IREF：偏压电流

[0026] CON：控制端

[0027] ①：第一端

[0028] ②：第二端

具体实施方式

[0029] 在下文将参看说明书附图以更充分地描述各种例示性实施例，在说明书附图中展示一些例示性实施例。然而，本发明概念可能以许多不同形式来体现，且不应解释为限于本文中所阐述的例示性实施例。确切而言，提供此等例示性实施例使得本发明将为详尽且完整，且将向本领域的普通技术人员充分传达本发明概念的范畴。在各说明书附图中，类似数字始终指示类似组件。

[0030] 以下将以多个实施例说明本发明所提供的偏压电路，然而，下述实施例并非用以限制本发明。

[0031] 偏压电路的一实施例

[0032] 请参照图1A与图1B，图1A与图1B为根据本发明例示性实施例绘示的偏压电路的电路图。本实施例所提供的偏压电路具有简单的电路设计，于三-五族制程中设置的难度与复杂度均低，且其电路所占面积小，设置于芯片上亦符合成本效益。

[0033] 如图1A所示，本实施例所提供的偏压电路主要包括第一晶体管T1与第一电阻R1。第一晶体管T1的第一端用于耦接于第一电压源VDD1。第一电阻R1的一端耦接于第一晶体管T1的第二端，且第一电阻R1的另一端耦接于第一晶体管T1的控制端。为便于理解，于图1A 和图 1B 中，第一晶体管T1的第一端以①标示，第一晶体管 T1的第二端以②标示，且第一晶体管T1的控制端以CON标示。同样为了便于说明，于以下的叙述中，第一晶体管T1是举例为空乏型(Depletion Mode)晶体管，且第一晶体管T1的第一端为漏极，第一晶体管T1的第二端为源极，以及第一晶体管T1的控制端为栅极。

[0034] 接下来，将进一步描述的是本实施例所提供的偏压电路的工作原理。于本实施例所提供的偏压电路中，当第一晶体管T1由第一电压源VDD1导通后，第一电流I1便会流经第一晶体管T1。此第一电流I1流过第一电阻R1，使得第一晶体管T1的第二端与第一电阻R1的一端之间的节点具有一电压值。需说明地是，于本实施例所提供的偏压电路中，第一晶体管T1的第二端与第一电阻R1的一端之间的节点即用以连接一负载LOAD。也就是说，第一晶体管T1的第二端与第一电阻R1的一端之间的节点的电压值便是本实施例所提供的偏压电路产生给负载 LOAD的参考电压VREF，另外提供至负载LOAD的偏压电流IREF便是第一电流I1。

[0035] 值得注意地是，图1A所示的偏压电路为本发明所提供的偏压电路的最简易实施方式。如前述，参考电压VREF即为第一晶体管T1的第二端与第一电阻R1的一端之间的节点的电压值，故由图1A 中可以看出，参考电压VREF应为负载LOAD至接地端的压降与第一电流I1与第一电阻R1的乘积的和。然而，由于此偏压电路中仅设置有一个第一电阻R1，因此此偏压电路无法提供太大的参考电压VREF。

[0036] 于是，为了能提供较大的参考电压VREF，于本实施例所提供的偏压电路中，可选择另设置一个第二电阻R2。如图1B所示，第二电阻R2的一端连接于第一电阻R1的另一端以及第一晶体管T1的控制端。由图1B中可以看出，此时的参考电压VREF应为负载LOAD至接地端的压降、第一电流I1与第一电阻R1的乘积以及第一电流I1与第二电阻R2的乘积的和。如此一来，本实施例所提供的偏压电路便能提供较大的参考电压VREF。

[0037] 需说明地是，于图1B所示的偏压电路中，第一电阻R1的两端与第一晶体管 T1的第二端和控制端形成一个回路，故根据克希霍夫定律(Kirchhoff Law)，第一晶体管T1的第二端和控制端之间的压降应等于第一电流I1与第一电阻R1的乘积。也就是说，第一电流I1通过第一电阻R1的形成的压降便等于第一晶体管T1 的栅极-源极电压。于是，纵使第一电阻R1可能因为制程上的变因使得其实际电阻值与原电路设计的电阻值之间存在些微差距，但图1B所示的偏压电路的电路设计已使得第一电流I1通过第一电阻R1的形成的压降可由第一晶体管T1的栅极 -源极电压所决定，而不因第一电阻R1的实际电阻值与原电路设计的电阻值之间存在差距受到影响。

[0038] 然而，如前述，于图1B所示的偏压电路中，参考电压VREF应为负载LOAD至接地端的压降、第一电流I1与第一电阻R1的乘积以及第一电流I1与第二电阻R2 的乘积的和。因此，若第二电阻R2因为制程上的变因使得其实际电阻值与原电路设计的电阻值之间存在些微差距，则会使得参考电压VREF受到影响(即，偏压电路所提供的参考电压VREF可能会有不稳定的情况)。

[0039] 于是，为了提供足够大的参考电压VREF以及为了将第二电阻R2由于制程上的变因造成参考电压VREF不稳定的情况排除，本发明可进一步以下述多个实施例来实现。

[0040] 偏压电路的另一实施例

[0041] 请参照图2，图2为根据本发明另一例示性实施例绘示的偏压电路的电路图。本实施例所提供的偏压电路同样具有简单的电路设计，于三-五族制程中设置的难度与复杂度均低，且其电路所占面积小，设置于芯片上亦符合成本效益。

[0042] 本实施例所提供的偏压电路至少包括第一晶体管T1与第二晶体管T2、第一电阻R1与第二电阻R2。如图2所示，第一晶体管T1的第一端耦接第一电压源VDD1。第一电阻R1的一端耦接第一晶体管T1的第二端，且第一电阻R1的另一端耦接第一晶体管T1的控制端。第二晶体管T2的第一端耦接第二电压源VDD2，且第二晶体管T2的第二端耦接第一晶体管T1的控制端。第二电阻R2的一端耦接第一电阻 R1的另一端，且第二电阻R2的另一端耦接第二晶体管T2的控制端。为便于理解，于图2中，各晶体管的第一端均以①标示，各晶体管的第二端均以②标示，且各晶体管的控制端均以CON标示。

[0043] 接下来，将进一步描述的是本实施例所提供的偏压电路的工作原理。本实施例所提供的偏压电路主要用以根据所连接的负载的运作需求来产生稳定的参考电压并提供稳定的偏压电流，使得负载能于正确的电压与电流条件下正常运作。

[0044] 如图2所示，当第一晶体管T1由第一电压源VDD1导通后，第一电流I1便会流经第一晶体管T1，同时当第二晶体管T2由第二电压源VDD2导通后，第二电流I2 便会流经第二晶体管T2。此第一电流I1流过第一电阻R1，且此第一电流I1与此第二电流I2共同流过第二电阻R2，使得第一晶体管T1的第二端与第一电阻R1的一端之间的节点具有一电压值。需说明地是，于本实施例所提供的偏压电路中，第一晶体管T1的第二端与第一电阻R1的一端之间的节点即用以连接一负载LOAD。也就是说，第一晶体管T1的第二端与第一电阻R1的一端之间的节点的电压值便是本实施例所提供的偏压电路产生给负载LOAD的参考电压VREF。于本实施例中，第一晶体管T1与第二晶体管T2的第二端的电压高于第一晶体管T1与第二晶体管 T2的控制端的电压。于另一实施例中，偏压电路可直接输出参考电压VREF给另一负载。

[0045] 接着，根据此参考电压VREF，偏压电流IREF便会由第二晶体管T2的控制端与第二电阻R2的另一端之间的节点提供至负载LOAD。也就是说，提供至负载LOAD 的偏压电流IREF便是第一电流I1与第二电流I2的和。

[0046] 根据前述电路架构，本实施例所提供的偏压电路的优势之一即在于，当第一晶体管T1的第一电压源VDD1或第二晶体管T2的第二电压源VDD2发生变化，于第一晶体管T1与第二晶体管T2仍能正常运作的情况下，流经第一电阻R1的电流、流经第二电阻R2的电流以及偏压电流IREF将维持不变，故本实施例所提供的偏压电路能提供稳定的偏压电流IREF给所连接的负载LOAD。

[0047] 进一步说明，直观地来看，于图2中，当第一晶体管T1的第一电压源VDD1或第二晶体管T2的第二电压源VDD2发生变化时，第一晶体管T1的第二端与第一电阻R1的一端之间的节点的电压值(即，参考电压VREF)应会受到影响，进而使得偏压电流IREF改变。

[0048] 然而，此情况将不易发生于本实施例所提供的偏压电路中。原因在于，于本实施例所提供的偏压电路的电路设计中，第一电阻R1的两端与第一晶体管T1 的第二端和控制端形成一个回路，且第二电阻R2的两端与第二晶体管T2的第二端和控制端亦形成一个回路。因此，根据克希霍夫定律，第一晶体管T1的第二端和控制端之间的压降应等于第一电流I1与第一电阻R1的乘积，且第二晶体管 T2的第二端和控制端之间的压降应等于第一电流I1与第二电流I2的和与第二电阻R2的乘积。

[0049] 为了便于说明，于以下的叙述中，第一晶体管T1与第二晶体管T2是举例为空乏型晶体管，且第一晶体管T1与第二晶体管T2的第一端为漏极，第一晶体管 T1与第二晶体管T2的第二端为源极，以及第一晶体管T1与第二晶体管T2的控制端为栅极。也就是说，于本实施例所提供的偏压电路的电路设计中，第一电阻 R1的两端与第一晶体管T1的源极和栅极形成一个回路，且第二电阻R2的两端与第二晶体管T2的源极和栅极亦形成一个回路。因此，根据克希霍夫定律，第一晶体管T1的源极和栅极之间的压降应等于第一电流I1与第一电阻R1的乘积(可表示如以下式1)，且第二晶体管T2的源极和栅极之间的压降应等于第一电流I1 与第二电流I2的和与第二电阻R2的乘积(可表示如以下式2)。

[0050] VGS1+I1R1＝0            (式1)

[0051] VGS2+(I1+I2)R2＝0       (式2)

[0052] 其中，VGS1为第一晶体管T1的栅极-源极电压，且VGS2为第二晶体管T2的栅极-源极电压。

[0053] 此外，于第一晶体管T1与第二晶体管T2工作于饱和区的前提下，第一电流 I1会维持在一个定值，此定值相关于第一晶体管T1的栅极-源极电压与第一晶体管T1的门槛电压，同时第二电流I2也会维持在一个定值，此定值相关于第二晶体管T2的栅极-源极电压与第二晶体管T2的门槛电压。根据空乏型晶体管的电压电流特性，可以得到：

[0054] I1＝1/2*μ0*Cox*(W/L)*(VGS1-VTH)2     (式3)

[0055] I2＝1/2*μ0*Cox*(W/L)*(VGS2-VTH)2     (式4)

[0056] 其中，VTH为第一晶体管T1与第二晶体管T2的门槛电压，μ0是载子移动率 (Carrier Mobility)，W是空乏型晶体管的栅极宽度，L是空乏型晶体管的栅极长度，而Cox则是栅极氧化层的单位电容大小。

[0057] 于是，由式3与式4可分别得出VGS1与VGS2如以下。

[0058] VGS1＝(I1/K)1/2+VTH   (式5)

[0059] VGS2＝(I2/K)1/2+VTH   (式6)

[0060] 其中，K＝1/2*μ0*Cox*(W/L)

[0061] 接下来，将式5代入式1便可得出一个I1的一元二次方程式如以下。

[0062] (I1/K)1/2+VTH+I1R1＝0     (式7)

[0063] 由于R1、VTH与K均为常数，故由式7可以推得I1应为一常数，也就是说，I1 并不相关于第一电压源VDD1。

[0064] 同理，将式6代入式2便可得出一个I2的一元二次方程式如以下。

[0065] (I2/K)1/2+VTH+I1R1+I2R2＝0   (式8)

[0066] 由于R2、VTH与K均为常数，且以推得I1应为一常数，故由式8可以推得I2也应为一常数，也就是说，I2并不相关于第二电压源VDD2。

[0067] 因此，前述推导可以得知，于本实施例中，只要第一晶体管T1的第一电压源VDD1与第二晶体管T2的第二电压源VDD2足够使得第一晶体管T1与第二晶体管 T2工作于饱和区内，流经第一电阻R1的第一电流I1以及流经第二电阻R2的第二电流I2便与第一电压源VDD1或第二电压源VDD2不相关。也就是说，于第一晶体管T1与第二晶体管T2能工作于饱和区内的前提下，本实施所提供的偏压电路允许第一晶体管T1的第一电压源VDD1与第二晶体管T2的第二电压源VDD2能够变化，而不易使第一电流I1与第二电流I2受影响而改变。如此一来，偏压电流IREF(即第一电流I1与第二电流I2的和)也就不易因为第一晶体管T1的第一电压源VDD1 与第二晶体管T2的第二电压源VDD2变化而改变。

[0068] 需说明地是，于本实施例中，第一电压源VDD1与第二电压源VDD2的电位可为相同或相异，本发明于此并不限制。

[0069] 本实施例所提供的偏压电路的另一优势即在于，虽然第一电阻R1与第二电阻R2可能因为制程上的差异使得两者的实际电阻值与原电路设计的电阻值之间存在些微差距，但本发明所提供的偏压电路的电路设计使得参考电压VREF能取决于第一晶体管T1的控制端与第二端之间的电压，以及第二晶体管T2的控制端与第二端之间的电压，而不因第一电阻R1与第二电阻R2的实际电阻值与原电路设计的电阻值之间存在差距受到影响。

[0070] 进一步说明，直观地来看，于图2中，参考电压VREF即为负载端的电压、第一电流I1与第一电阻R1的乘积以及第一电流I1与第二电流I2的和与第二电阻R2 的乘积三者加总。因此，若第一电阻R1与第二电阻R2的实际电阻值与原电路设计的电阻值之间存在差距，则参考电压VREF便无法如预期地符合负载的运作需求。

[0071] 然而，此情况将不易发生于本实施例所提供的偏压电路中。原因在于，虽然参考电压VREF即为负载端的电压、第一电流I1与第一电阻R1的乘积以及第一电流I1与第二电流I2的和与第二电阻R2的乘积三者加总。但如前述，第一电阻 R1的两端与第一晶体管T1的第二端和控制端是形成一个回路，且第二电阻R2的两端与第二晶体管T2的第二端和控制端亦是形成一个回路，于是第一晶体管T1 的第二端和控制端之间的压降应等于第一电流I1与第一电阻R1的乘积，且第二晶体管T2的第二端和控制端之间的压降应等于第一电流I1与第二电流I2的和与第二电阻R2的乘积。由此可推得，参考电压VREF是相关于第一晶体管T1的控制端与第二端之间的压降，以及第二晶体管T2的控制端与第二端之间的压降的和。

[0072] 于是，即便第一电阻R1与第二电阻R2的实际电阻值因制程差异而与设计值间存在有误差，但由于参考电压VREF取决于第一晶体管T1的控制端与第二端之间的压降，以及第二晶体管T2的控制端与第二端之间的压降的和，故本发明所提供的偏压电路还是能稳定地产生出符合负载的运作需求的参考电压VREF。

[0073] 需说明地，除了空乏型晶体管外，于本实施例中，第一晶体管T1与第二晶体管T2还可为空乏型金属氧化物半导体场效应晶体管，且第一晶体管T1与第二晶体管T2的第一端为漏极，第一晶体管T1与第二晶体管T2的第二端为源极，以及第一晶体管T1与第二晶体管T2的控制端为栅极。

[0074] 偏压电路的又一实施例

[0075] 请参照图3，图3为根据本发明又一例示性实施例绘示的偏压电路的电路图。

[0076] 本实施例所提供的偏压电路与图2所绘示的实施例中的偏压电路具有类似的电路架构与工作原理，而两者的差别仅在于，本实施例所提供的偏压电路是以图2所绘示的偏压电路为基础，将由晶体管与电阻所组成的回路数量扩张。也就是说，本实施例所提供的偏压电路至少包括第一晶体管至第N晶体管，以及第一电阻至第N电阻，其中N为大于等于3的正整数。

[0077] 为便于说明，于图3所绘示的电路架构以及以下的叙述中将以N＝3来说明本实施例所提供的偏压电路。于N＝3的前提下，如图3所示，本实施例所提供的偏压电路至少包括第一晶体管T1、第二晶体管T2与第三晶体管T3、第一电阻R1、第二电阻R2与第三电阻R3。第一晶体管T1的第一端耦接第一电压源VDD1。第一电阻R1的一端耦接第一晶体管T1的第二端，且第一电阻R1的另一端耦接第一晶体管T1的控制端。第二晶体管T2的第一端耦接第二电压源VDD2，且第二晶体管 T2的第二端耦接第一晶体管T1的控制端。第二电阻R2的一端耦接第一电阻R1的另一端，且第二电阻R2的另一端耦接第二晶体管T2的控制端。第三晶体管T3的第一端用于耦接于第三电压源VDD3，且第三晶体管T3的第二端耦接于第二晶体管T2的控制端。第三电阻R3的一端耦接于第二电阻R2的另一端，且第三电阻R3 的另一端耦接于第三晶体管T3的控制端。为便于理解，于图3中，各晶体管的第一端均以①标示，各晶体管的第二端均以②标示，且各晶体管的控制端均以CON 标示。

[0078] 接下来，将进一步描述的是本实施例所提供的偏压电路的工作原理。本实施例所提供的偏压电路主要用以根据所连接的负载的工作需求来产生稳定的参考电压并提供稳定的偏压电流，使得负载能于正确的电压与电流条件下正常运作。

[0079] 如图3所示，当第一晶体管T1由第一电压源VDD1导通后，第一电流I1便会流经第一晶体管T1，当第二晶体管T2由第二电压源VDD2导通后，第二电流I2便会流经第二晶体管T2，同时当第三晶体管T3由第三电压源VDD3导通后，第三电流 I3便会流经第三晶体管T3。此第一电流I1流过第一电阻R1，此第一电流I1与此第二电流I2共同流过第二电阻R2，此第一电流I1、此第二电流I2与此第三电流 I3共同流过第三电阻R3，使得第一晶体管T1的第二端与第一电阻R1的一端之间的节点具有一电压值。需说明地是，于本实施例所提供的偏压电路中，第一晶体管T1的第二端与第一电阻R1的一端之间的节点即用以连接一负载LOAD，也就是说，第一晶体管T1的第二端与第一电阻R1的一端之间的节点的电压值便是本实施例所提供的偏压电路产生给负载LOAD的参考电压VREF。于本实施例中，第一晶体管T1、第二晶体管T2与第三晶体管T3的第二端的电压高于第一晶体管T1、第二晶体管T2与第三晶体管T3的控制端的电压。于另一实施例中，偏压电路可直接输出参考电压VREF给另一负载。

[0080] 接着，根据此参考电压VREF，偏压电流IREF便会由第三晶体管T3的控制端与第三电阻R3的另一端之间的节点提供至负载LOAD。也就是说，提供至负载LOAD 的偏压电流IREF便是第一电流I1、第二电流I2与第三电流I3的和。

[0081] 根据与图2所绘示的实施例中所描述的相同原理，本实施例所提供的偏压电路的优势之一便在于，当第一晶体管T1的第一电压源VDD1、第二晶体管T2的第二电压源VDD2或第三晶体管T3的第三电压源VDD3发生变化，于第一晶体管T1、第二晶体管T2与第三晶体管T3仍正常运作的情况下，流经第一电阻R1的电流、流经第二电阻R2的电流、流经第三电阻R3的电流以及偏压电流IREF将维持不变，故本实施例所提供的偏压电路便能提供稳定的偏压电流IREF给所连接的负载 LOAD。

[0082] 举例来说，于本实施例中，第一晶体管T1、第二晶体管T2与第三晶体管T3 为空乏型(Depletion Mode)晶体管，且第一晶体管T1、第二晶体管T2与第三晶体管T3的第一端为漏极，第一晶体管T1、第二晶体管T2与第三晶体管T3的第二端为源极，以及第一晶体管T1、第二晶体管T2与第三晶体管T3的控制端为栅极。

[0083] 同理于图2所绘示的实施例中的推导，于此例中，在第一晶体管T1、第二晶体管T2与第三晶体管T3分别由第一电压源VDD1、第二电压源VDD2与第三电压源 VDD3导通后，只要第一晶体管T1的第一电压源VDD1、第二晶体管T2的第二电压源VDD2与第三晶体管T3的第三电压源VDD3足够使得第一晶体管T1、第二晶体管 T2与第三晶体管T3工作于饱和区内，本实施所提供的偏压电路便允许第一晶体管T1的第一电压源VDD1、第二晶体管T2的第二电压源VDD2与第三晶体管T3的第三电压源VDD3能够变化，而不易使第一电流I1、第二电流I2与第三电流I3受影响而改变。如此一来，偏压电流IREF(即，第一电流I1、第二电流I2与第三电流 I3的和)也就不易因为第一晶体管T1的第一电压源VDD1、第二晶体管T2的第二电压源VDD2与第三晶体管T3的第三电压源VDD3变化而改变。

[0084] 需说明地是，于本实施例中，第一电压源VDD1、第二电压源VDD2与第三电压源VDD3的电位可为相同或相异，于另一实施例中，第一电压源VDD1、第二电压源VDD2与第三电压源VDD3中任两者的电位可为相同或相异，本发明于此并不限制。

[0085] 同样地，本实施例所提供的偏压电路的另一优势即在于，虽然第一电阻R1、第二电阻R2与第三电阻R3可能因为制程上的差异使得三者的实际电阻值与原电路设计的电阻值之间存在些微差距，但本发明所提供的偏压电路的电路设计使得参考电压VREF能取决于第一晶体管T1的控制端与第二端之间的电压，第二晶体管T2的控制端与第二端之间的电压，以及第三晶体管T3的控制端与第二端之间的电压，而不易因第一电阻R1、第二电阻R2与第三电阻R3的实际电阻值与原电路设计的电阻值之间存在差距受到影响。

[0086] 进一步说明，由图3可以看出，参考电压VREF即为负载端的电压、第一电流 I1与第一电阻R1的乘积、第一电流I1与第二电流I2的和与第二电阻R2的乘积，以及第一电流I1、第二电流I2与第三电流I3的和与第三电阻R3的乘积三者加总。而如前述，第一电阻R1的两端与第一晶体管T1的第二端和控制端形成一个回路，第二电阻R2的两端与第二晶体管T2的第二端和控制端亦形成一个回路，且第三电阻R3的两端与第三晶体管T3的第二端和控制端亦形成一个回路。

[0087] 于是第一晶体管T1的第二端和控制端之间的压降应等于第一电流I1与第一电阻R1的乘积，第二晶体管T2的第二端和控制端之间的压降应等于第一电流I1 与第二电流I2的和与第二电阻R2的乘积，且第三晶体管T3的第二端和控制端之间的压降应等于第一电流I1、第二电流I2与第三电流I3的和与第三电阻R3的乘积。由此可推得，参考电压VREF是相关于第一晶体管T1的控制端与第二端之间的压降、第二晶体管T2的控制端与第二端之间的压降，以及第三晶体管T3的控制端与第二端之间的压降的和。

[0088] 于是，即便第一电阻R1、第二电阻R2与第三电阻R3的实际电阻值因制程差异而与设计值间存在有误差，但由于参考电压VREF取决于第一晶体管T1的控制端与第二端之间的压降、第二晶体管T2的控制端与第二端之间的压降，以及第三晶体管T3的控制端与第二端之间的压降，故本发明所提供的偏压电路还是能稳定地产生出符合负载LOAD的运作需求的参考电压VREF。

[0089] 需说明地，除了空乏型晶体管外，于本实施例中，第一晶体管T1、第二晶体管T2与第三晶体管T3还可为空乏型金属氧化物半导体场效应晶体管，且第一晶体管T1、第二晶体管T2与第三晶体管T3的第一端为漏极，第一晶体管T1、第二晶体管T2与第三晶体管T3的第二端为源极，以及第一晶体管T1、第二晶体管 T2与第三晶体管T3的控制端为栅极。

[0090] 〔实施例的可能功效〕

[0091] 综上所述，本发明所提供的偏压电路是由多个晶体管与电阻所形成的回路所组成，利用此种特殊的电路设计，本发明所提供的各实施例尝试解决以下问题并达到以下功效：

[0092] 首先，当各晶体管的电压源发生变化，于各晶体管仍正常运作的情况下(例如，若各晶体管为空乏型(Depletion Mode)晶体管，则是于各晶体管工作于饱和区的情况下)，流经各电阻的电流将维持不变，故本发明所提供的偏压电路便能提供稳定的偏压电流给所连接的负载。

[0093] 除此之外，虽然各电阻可能因为制程上的差异使得实际电阻值与原电路设计的电阻值之间存在些微差距，但本发明所提供的偏压电路的电路设计使得参考电压能取决于各晶体管其控制端与第二端之间的电压，故本发明所提供的偏压电路便能产生稳定的参考电压，以维持负载的正常运作。

[0094] 以上所述仅为本发明的实施例，其并非用以局限本发明的专利范围。