移位寄存器单元及其驱动方法、栅极驱动电路及显示装置

摘要

一种移位寄存器单元及其驱动方法、栅极驱动电路、显示装置。移位寄存器单元包括：消隐输入电路、显示输入电路、输出电路、上拉控制节点和上拉节点；消隐输入电路被配置为响应于消隐输入信号在消隐时段将消隐上拉信号输入到上拉节点，并且，消隐输入电路包括充电子电路，充电子电路被配置为响应于第一补偿控制信号和第二补偿控制信号，将消隐上拉信号输入到上拉控制节点；显示输入电路被配置为响应于显示输入信号在显示时段将显示上拉信号输入到上拉节点；输出电路被配置为在上拉节点的电平的控制下，将复合输出信号输出至输出端。

权利要求

1.一种移位寄存器单元，包括：消隐输入电路、显示输入电路、输出电路、上拉控制节点和上拉节点；

其中，所述消隐输入电路被配置为响应于消隐输入信号在消隐时段将消隐上拉信号输入到所述上拉节点，并且，所述消隐输入电路包括充电子电路，所述充电子电路包括至少两个晶体管，分别直接响应于第一补偿控制信号和第二补偿控制信号，将所述消隐上拉信号输入到所述上拉控制节点，所述第一补偿控制信号和所述第二补偿控制信号其中之一为随机信号；

所述显示输入电路被配置为响应于显示输入信号在显示时段将显示上拉信号输入到所述上拉节点；

所述输出电路被配置为在所述上拉节点的电平的控制下，将复合输出信号输出至输出端。

2.根据权利要求1所述的移位寄存器单元，其中，所述充电子电路包括第一晶体管和第二晶体管，所述第一晶体管的栅极被配置为接收所述第一补偿控制信号，所述第一晶体管的第一极被配置为与消隐上拉信号端连接以接收所述消隐上拉信号，所述第一晶体管的第二极被配置为与所述第二晶体管的第一极连接，所述第二晶体管的第二极被配置为与所述上拉控制节点连接，所述第二晶体管的栅极被配置为接收所述第二补偿控制信号。

3.根据权利要求1所述的移位寄存器单元，其中，所述消隐输入电路还包括：存储子电路，被配置为存储所述充电子电路输入的所述消隐上拉信号；

隔离子电路，被配置为在所述消隐输入信号的控制下，将所述消隐上拉信号输入到所述上拉节点。

4.根据权利要求3所述的移位寄存器单元，其中，所述存储子电路包括第一电容，所述第一电容的第一极被配置为和所述上拉控制节点连接，所述第一电容的第二极被配置为与第一电压端连接以接收第一电压；

所述隔离子电路包括第三晶体管，所述第三晶体管的栅极被配置为与消隐输入信号端连接以接收所述消隐输入信号，所述第三晶体管的第一极被配置为与所述上拉控制节点连接，所述第三晶体管的第二极被配置为与所述上拉节点连接。

5.根据权利要求1-4任一项所述的移位寄存器单元，其中，所述显示输入电路包括第四晶体管，所述第四晶体管的栅极与显示输入信号端连接以接收所述显示输入信号，所述第四晶体管的第一极与显示上拉信号端连接以接收所述显示上拉信号，所述第四晶体管的第二极与所述上拉节点连接。

6.根据权利要求1-4任一项所述的移位寄存器单元，其中，所述输出端包括移位信号输出端和第一像素信号输出端，所述输出电路包括第一输出晶体管、第二输出晶体管和第二电容；

所述第一输出晶体管的栅极与所述上拉节点连接，所述第一输出晶体管的第一极与第一输出时钟信号端连接以接收第一输出时钟信号，所述第一输出晶体管的第二极与所述移位信号输出端连接；

所述第二输出晶体管的栅极和所述上拉节点连接，所述第二输出晶体管的第一极与所述第一输出时钟信号端连接以接收所述第一输出时钟信号，所述第二输出晶体管的第二极与所述第一像素信号输出端连接；

所述第二电容的第一极和所述上拉节点连接，所述第二电容的第二极与所述第一输出晶体管的第二极连接；

所述第一输出时钟信号经由所述第一输出晶体管传输至所述移位信号输出端以作为第一输出信号，所述第一输出时钟信号经由所述第二输出晶体管传输至所述第一像素信号输出端以作为第二输出信号，所述复合输出信号包括所述第一输出信号和所述第二输出信号。

7.根据权利要求6所述的移位寄存器单元，其中，所述输出端还包括第二像素信号输出端，所述输出电路还包括第三输出晶体管，所述第三输出晶体管的栅极与所述上拉节点连接，所述第三输出晶体管的第一极与第二输出时钟信号端连接以接收第二输出时钟信号，所述第三输出晶体管的第二极与所述第二像素信号输出端连接，所述第二输出时钟信号经由所述第三输出晶体管传输至所述第二像素信号输出端以作为第三输出信号，所述复合输出信号还包括所述第三输出信号。

8.根据权利要求1-4任一项所述的移位寄存器单元，其中，所述消隐上拉信号和所述显示上拉信号相同。

9.根据权利要求1所述的移位寄存器单元，还包括：下拉电路、第一下拉控制电路和下拉节点，其中，所述下拉电路被配置为在所述下拉节点的电平的控制下，对所述上拉节点和所述输出端进行降噪；

所述第一下拉控制电路配置为在所述上拉节点的电平的控制下，对所述下拉节点的电平进行控制。

10.根据权利要求9所述的移位寄存器单元，其中，所述第一下拉控制电路包括第五晶体管、第六晶体管和第七晶体管；

所述第五晶体管的栅极与所述上拉节点连接，所述第五晶体管的第一极与所述下拉节点连接，所述第五晶体管的第二极与第二电压端连接以接收第二电压；

所述第六晶体管的栅极和第一极连接且被配置为与第三电压端连接以接收第三电压，所述第六晶体管的第二极与所述下拉节点连接；

所述第七晶体管的栅极与第一极连接且被配置为与第四电压端连接以接收第四电压，所述第七晶体管的第二极与所述下拉节点连接。

11.根据权利要求9所述的移位寄存器单元，其中，所述输出端包括移位信号输出端和第一像素信号输出端，所述下拉电路包括第一下拉晶体管、第二下拉晶体管和第三下拉晶体管；

所述第一下拉晶体管的栅极与所述下拉节点连接，所述第一下拉晶体管的第一极与所述上拉节点连接，所述第一下拉晶体管的第二极与第二电压端连接以接收第二电压；

所述第二下拉晶体管的栅极与所述下拉节点连接，所述第二下拉晶体管的第一极与所述移位信号输出端连接，所述第二下拉晶体管的第二极与所述第二电压端连接以接收所述第二电压；

所述第三下拉晶体管的栅极与所述下拉节点连接，所述第三下拉晶体管的第一极与所述第一像素信号输出端连接，所述第三下拉晶体管的第二极与第五电压端连接以接收第五电压。

12.根据权利要求11所述的移位寄存器单元，其中，所述输出端还包括第二像素信号输出端，所述下拉电路还包括第四下拉晶体管；

所述第四下拉晶体管的栅极与所述下拉节点连接，所述第四下拉晶体管的第一极与所述第二像素信号输出端连接，所述第四下拉晶体管的第二极与所述第五电压端连接以接收所述第五电压。

13.根据权利要求9所述的移位寄存器单元，还包括第二下拉控制电路；其中，所述第二下拉控制电路被配置为响应于消隐下拉控制信号对所述下拉节点的电平进行控制。

14.根据权利要求1-4任一项 所述的移位寄存器单元，还包括消隐复位电路和显示复位电路，其中，所述消隐复位电路被配置为响应于消隐复位信号对所述上拉节点进行复位；

所述显示复位电路被配置为响应于显示复位信号对所述上拉节点进行复位。

15.一种栅极驱动电路，包括多个级联的如权利要求1-14任一项 所述的移位寄存器单元。

16.根据权利要求15所述的栅极驱动电路，还包括第一子时钟信号线、第二子时钟信号线、第三子时钟信号线和第四子时钟信号线；其中，在所述移位寄存器单元包括第一输出时钟信号端的情形下，第4n1-3级移位寄存器单元的第一输出时钟信号端与所述第一子时钟信号线连接；

第4n1-2级移位寄存器单元的第一输出时钟信号端与所述第二子时钟信号线连接；

第4n1-1级移位寄存器单元的第一输出时钟信号端与所述第三子时钟信号线连接；

第4n1级移位寄存器单元的第一输出时钟信号端与所述第四子时钟信号线连接；

n1为大于0的整数。

17.根据权利要求16所述的栅极驱动电路，其中，在所述移位寄存器单元包括显示输入信号端和移位信号输出端的情形下，第n2+2级移位寄存器单元的显示输入信号端和第n2级移位寄存器单元的移位信号输出端连接，n2为大于0的整数。

18.根据权利要求17所述的栅极驱动电路，其中，

所述第n2级移位寄存器单元的移位信号输出端输出的信号作为所述第n2+2级移位寄存器单元的第二补偿控制信号；或者第n2+3级移位寄存器单元的移位信号输出端输出的信号作为所述第n2级移位寄存器单元的第二补偿控制信号；或者所述第n2级移位寄存器单元的移位信号输出端输出的信号作为所述第n2级移位寄存器单元的第二补偿控制信号；或者所述第n2级移位寄存器单元的移位信号输出端输出的信号作为所述第n2+2级移位寄存器单元的第二补偿控制信号，所述第n2级移位寄存器单元的移位信号输出端输出的信号还作为所述第n2+2级移位寄存器单元的消隐上拉信号。

19.根据权利要求15所述的栅极驱动电路，还包括消隐输入时钟信号线；

其中，在所述移位寄存器单元包括消隐输入信号端的情形下，每级移位寄存器单元的消隐输入信号端与所述消隐输入时钟信号线连接。

20.一种显示装置，包括如权利要求15-19任一项所述的栅极驱动电路。

21.一种如权利要求1-14任一项所述的移位寄存器单元的驱动方法，包括用于一帧的显示时段和消影时段：所述显示时段，包括：

第一上拉阶段，响应于所述显示输入信号，通过所述显示输入电路将所述显示上拉信号输入到所述上拉节点；

第一输出阶段，在所述上拉节点的电平的控制下，通过所述输出电路将所述复合输出信号输出至所述输出端；

充电阶段，响应于所述第一补偿控制信号和所述第二补偿控制信号，通过所述充电子电路将所述消隐上拉信号输入到所述上拉控制节点；

所述消隐时段，包括：

第二上拉阶段，响应于所述消隐输入信号，通过所述消隐输入电路将所述消隐上拉信号输入到所述上拉节点；

第二输出阶段，在所述上拉节点的电平的控制下，通过所述输出电路将所述复合输出信号输出至所述输出端。

说明书

移位寄存器单元及其驱动方法、栅极驱动电路及显示装置

技术领域

[0001] 本公开的实施例涉及一种移位寄存器单元及其驱动方法、栅极驱动电路、显示装置。

背景技术

[0002] 在显示技术领域，显示面板，例如液晶显示面板(Liquid crystal display,LCD)或有机发光二极管(Organic Light Emitting Diode,OLED)显示面板，包括多条栅线。对栅线的驱动可以通过栅极驱动电路实现。栅极驱动电路通常集成在栅极驱动芯片(Gate IC)中。随着显示技术的飞速发展，显示面板越来越向着高集成度和低成本的方向发展。而在驱动芯片的设计中，芯片的面积是影响芯片成本的主要因素，如何有效地减小芯片面积是技术开发人员需要着重考虑的问题。

发明内容

[0003] 本公开至少一实施例提供一种移位寄存器单元，包括：消隐输入电路、显示输入电路、输出电路、上拉控制节点和上拉节点；所述消隐输入电路被配置为响应于消隐输入信号在消隐时段将消隐上拉信号输入到所述上拉节点，并且，所述消隐输入电路包括充电子电路，所述充电子电路被配置为响应于第一补偿控制信号和第二补偿控制信号，将所述消隐上拉信号输入到所述上拉控制节点；所述显示输入电路被配置为响应于显示输入信号在显示时段将显示上拉信号输入到所述上拉节点；所述输出电路被配置为在所述上拉节点的电平的控制下，将复合输出信号输出至输出端。

[0004] 例如，在本公开至少一实施例提供的移位寄存器单元中，所述第一补偿控制信号和所述第二补偿控制信号其中之一为随机信号。

[0005] 例如，在本公开至少一实施例提供的移位寄存器单元中，所述充电子电路包括第一晶体管和第二晶体管，所述第一晶体管的栅极被配置为接收所述第一补偿控制信号，所述第一晶体管的第一极被配置为与消隐上拉信号端连接以接收所述消隐上拉信号，所述第一晶体管的第二极被配置为与所述第二晶体管的第一极连接，所述第二晶体管的第二极被配置为与所述上拉控制节点连接，所述第二晶体管的栅极被配置为接收所述第二补偿控制信号。

[0006] 例如，在本公开至少一实施例提供的移位寄存器单元中，所述消隐输入电路还包括：存储子电路，被配置为存储所述充电子电路输入的所述消隐上拉信号；隔离子电路，被配置为在所述消隐输入信号的控制下，将所述消隐上拉信号输入到所述上拉节点。

[0007] 例如，在本公开至少一实施例提供的移位寄存器单元中，所述存储子电路包括第一电容，所述第一电容的第一极被配置为和所述上拉控制节点连接，所述第一电容的第二极被配置为与第一电压端连接以接收第一电压；所述隔离子电路包括第三晶体管，所述第三晶体管的栅极被配置为与消隐输入信号端连接以接收所述消隐输入信号，所述第三晶体管的第一极被配置为与所述上拉控制节点连接，所述第三晶体管的第二极被配置为与所述上拉节点连接。

[0008] 例如，在本公开至少一实施例提供的移位寄存器单元中，所述显示输入电路包括第四晶体管，所述第四晶体管的栅极与显示输入信号端连接以接收所述显示输入信号，所述第四晶体管的第一极与显示上拉信号端连接以接收所述显示上拉信号，所述第四晶体管的第二极与所述上拉节点连接。

[0009] 例如，在本公开至少一实施例提供的移位寄存器单元中，所述输出端包括移位信号输出端和第一像素信号输出端，所述输出电路包括第一输出晶体管、第二输出晶体管和第二电容；所述第一输出晶体管的栅极与所述上拉节点连接，所述第一输出晶体管的第一极与第一输出时钟信号端连接以接收第一输出时钟信号，所述第一输出晶体管的第二极与所述移位信号输出端连接；所述第二输出晶体管的栅极和所述上拉节点连接，所述第二输出晶体管的第一极与所述第一输出时钟信号端连接以接收所述第一输出时钟信号，所述第二输出晶体管的第二极与所述第一像素信号输出端连接；所述第二电容的第一极和所述上拉节点连接，所述第二电容的第二极与所述第一输出晶体管的第二极连接；所述第一输出时钟信号经由所述第一输出晶体管传输至所述移位信号输出端以作为第一输出信号，所述第一输出时钟信号经由所述第二输出晶体管传输至所述第一像素信号输出端以作为第二输出信号，所述复合输出信号包括所述第一输出信号和所述第二输出信号。

[0010] 例如，在本公开至少一实施例提供的移位寄存器单元中，所述输出端还包括第二像素信号输出端，所述输出电路还包括第三输出晶体管，所述第三输出晶体管的栅极与所述上拉节点连接，所述第三输出晶体管的第一极与第二输出时钟信号端连接以接收第二输出时钟信号，所述第三输出晶体管的第二极与所述第二像素信号输出端连接，所述第二输出时钟信号经由所述第三输出晶体管传输至所述第二像素信号输出端以作为第三输出信号，所述复合输出信号还包括所述第三输出信号。

[0011] 例如，在本公开至少一实施例提供的移位寄存器单元中，所述消隐上拉信号和所述显示上拉信号相同。

[0012] 例如，本公开至少一实施例提供的移位寄存器单元还包括：下拉电路、第一下拉控制电路和下拉节点，所述下拉电路被配置为在所述下拉节点的电平的控制下，对所述上拉节点和所述输出端进行降噪；所述第一下拉控制电路配置为在所述上拉节点的电平的控制下，对所述下拉节点的电平进行控制。

[0013] 例如，在本公开至少一实施例提供的移位寄存器单元中，所述第一下拉控制电路包括第五晶体管、第六晶体管和第七晶体管；所述第五晶体管的栅极与所述上拉节点连接，所述第五晶体管的第一极与所述下拉节点连接，所述第五晶体管的第二极与第二电压端连接以接收第二电压；所述第六晶体管的栅极和第一极连接且被配置为与第三电压端连接以接收第三电压，所述第六晶体管的第二极与所述下拉节点连接；所述第七晶体管的栅极与第一极连接且被配置为与第四电压端连接以接收第四电压，所述第七晶体管的第二极与所述下拉节点连接。

[0014] 例如，在本公开至少一实施例提供的移位寄存器单元中，所述输出端包括移位信号输出端和第一像素信号输出端，所述下拉电路包括第一下拉晶体管、第二下拉晶体管和第三下拉晶体管；所述第一下拉晶体管的栅极与所述下拉节点连接，所述第一下拉晶体管的第一极与所述上拉节点连接，所述第一下拉晶体管的第二极与第二电压端连接以接收第二电压；所述第二下拉晶体管的栅极与所述下拉节点连接，所述第二下拉晶体管的第一极与所述移位信号输出端连接，所述第二下拉晶体管的第二极与所述第二电压端连接以接收所述第二电压；所述第三下拉晶体管的栅极与所述下拉节点连接，所述第三下拉晶体管的第一极与所述第一像素信号输出端连接，所述第三下拉晶体管的第二极与第五电压端连接以接收第五电压。

[0015] 例如，在本公开至少一实施例提供的移位寄存器单元中，所述输出端还包括第二像素信号输出端，所述下拉电路还包括第四下拉晶体管；

[0016] 所述第四下拉晶体管的栅极与所述下拉节点连接，所述第四下拉晶体管的第一极与所述第二像素信号输出端连接，所述第四下拉晶体管的第二极与所述第五电压端连接以接收所述第五电压。

[0017] 例如，本公开至少一实施例提供的移位寄存器单元还包括第二下拉控制电路；所述第二下拉控制电路被配置为响应于消隐下拉控制信号对所述下拉节点的电平进行控制。

[0018] 例如，本公开至少一实施例提供的移位寄存器单元还包括消隐复位电路和显示复位电路，所述消隐复位电路被配置为响应于消隐复位信号对所述上拉节点进行复位，所述显示复位电路被配置为响应于显示复位信号对所述上拉节点进行复位。

[0019] 本公开至少一实施例还提供一种栅极驱动电路，包括多个级联的如上述任一所述的移位寄存器单元。

[0020] 例如，本公开至少一实施例提供的栅极驱动电路还包括第一子时钟信号线、第二子时钟信号线、第三子时钟信号线和第四子时钟信号线；在所述移位寄存器单元包括第一输出时钟信号端的情形下，第4n1-3级移位寄存器单元的第一输出时钟信号端与所述第一子时钟信号线连接；第4n1-2级移位寄存器单元的第一输出时钟信号端与所述第二子时钟信号线连接；第4n1-1级移位寄存器单元的第一输出时钟信号端与所述第三子时钟信号线连接；第4n1级移位寄存器单元的第一输出时钟信号端与所述第四子时钟信号线连接；n1为大于0的整数。

[0021] 例如，在本公开至少一实施例提供的栅极驱动电路中，在所述移位寄存器单元包括显示输入信号端和移位信号输出端的情形下，第n2+2级移位寄存器单元的显示输入信号端和第n2级移位寄存器单元的移位信号输出端连接，n2为大于0的整数。

[0022] 例如，在本公开至少一实施例提供的栅极驱动电路中，所述第n2级移位寄存器单元的移位信号输出端输出的信号作为所述第n2+2级移位寄存器单元的第二补偿控制信号；或者所述第n2+3级移位寄存器单元的移位信号输出端输出的信号作为所述第n2级移位寄存器单元的第二补偿控制信号；或者所述第n2级移位寄存器单元的移位信号输出端输出的信号作为所述第n2级移位寄存器单元的第二补偿控制信号；或者所述第n2级移位寄存器单元的移位信号输出端输出的信号作为所述第n2+2级移位寄存器单元的第二补偿控制信号，所述第n2级移位寄存器单元的移位信号输出端输出的信号还作为所述第n2+2级移位寄存器单元的消隐上拉信号。

[0023] 例如，本公开至少一实施例提供的栅极驱动电路还包括第五子时钟信号线；在所述移位寄存器单元包括消隐输入信号端的情形下，每级移位寄存器单元的消隐输入信号端与所述第五子时钟信号线连接。

[0024] 本公开至少一实施例还提供一种显示装置，包括如上述任一项所述的栅极驱动电路。

[0025] 本公开至少一实施例还提供一种如上述任一所述的移位寄存器单元的驱动方法，包括用于一帧的显示时段和消影时段：所述显示时段，包括：第一上拉阶段，响应于所述显示输入信号，通过所述显示输入电路将所述显示上拉信号输入到所述上拉节点；第一输出阶段，在所述上拉节点的电平的控制下，通过所述输出电路将所述复合输出信号输出至所述输出端；充电阶段，响应于所述第一补偿控制信号和所述第二补偿控制信号，通过所述充电子电路将所述消隐上拉信号输入到所述上拉控制节点；所述消隐时段，包括：第二上拉阶段，响应于所述消隐输入信号，通过所述消隐输入电路将所述消隐上拉信号输入到所述上拉节点；第二输出阶段，在所述上拉节点的电平的控制下，通过所述输出电路将所述复合输出信号输出至所述输出端。

附图说明

[0026] 为了更清楚地说明本公开实施例的技术方案，下面将对实施例的附图作简单地介绍，显而易见地，下面描述中的附图仅仅涉及本公开的一些实施例，而非对本公开的限制。

[0027] 图1为本公开一实施例提供的一种移位寄存器单元的示意性框图；

[0028] 图2为本公开一实施例提供的另一种移位寄存器单元的示意框图；

[0029] 图3为本公开一实施例提供的又一种移位寄存器单元的示意框图；

[0030] 图4为本公开一实施例提供的再一种移位寄存器单元的示意框图；

[0031] 图5A为图2中所示的移位寄存器单元的一种电路结构图；

[0032] 图5B为图3中所示的移位寄存器单元的一种电路结构图；

[0033] 图5C为图4中所示的移位寄存器单元的一种电路结构图；

[0034] 图6A为图2中所示的移位寄存器单元的另一种电路结构图；

[0035] 图6B为图3中所示的移位寄存器单元的另一种电路结构图；

[0036] 图6C为图4中所示的移位寄存器单元的另一种电路结构图；

[0037] 图7为图2中所示的移位寄存器单元的再一种电路结构图；

[0038] 图8为本公开一实施例提供的一种移位寄存器单元的信号时序图；

[0039] 图9为本公开一实施例提供的一种栅极驱动电路的示意框图；

[0040] 图10A为本公开一实施例提供的一种消隐输入电路和显示输入电路的电路结构图；

[0041] 图10B为本公开一实施例提供的另一种消隐输入电路和显示输入电路的电路结构图；

[0042] 图10C为本公开又一实施例提供的一种消隐输入电路和显示输入电路的电路结构图；

[0043] 图10D为本公开又一实施例提供的一种消隐输入电路和显示输入电路的电路结构图；

[0044] 图10E为本公开一实施例提供的再一种消隐输入电路和显示输入电路的电路结构图；

[0045] 图11为本公开一实施例提供的一种栅极驱动电路的信号时序图；

[0046] 图12为本公开一实施例提供的一种显示装置的示意框图；

[0047] 图13为本公开一实施例提供的一种移位寄存器单元的驱动方法的流程图。

具体实施方式

[0048] 为了使得本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例的附图，对本公开实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。基于所描述的本公开的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本公开保护的范围。

[0049] 除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。

[0050] 为了保持本公开实施例的以下说明清楚且简明，本公开省略了已知功能和已知部件的详细说明。

[0051] 在通常的OLED显示面板中，除了在子像素单元中设置像素补偿电路以进行内部补偿外，还可以通过设置感测晶体管以进行外部补偿。在进行外部补偿时，由移位寄存器单元构成的栅极驱动电路需要向显示面板中的子像素单元分别提供用于扫描晶体管和感测晶体管的驱动信号，例如，在一帧的显示时段(DS)提供用于扫描晶体管的扫描驱动信号，在一帧的消隐时段(BL)提供用于感测晶体管的感测驱动信号。

[0052] 目前，在GOA(Gate-driver on Array)电路中，栅极驱动电路输出的感测驱动信号是逐行顺序扫描的，例如，在第一帧的消隐时段输出用于显示面板中第一行的子像素单元的感测驱动信号，在第二帧的消隐时段输出用于显示面板中第二行的子像素单元的感测驱动信号，依次类推，从而完成对显示面板的逐行顺序补偿。长时间的逐行顺序补偿会带来两个严重的问题：一个是在进行多帧的扫描显示过程中会有一条逐行移动的扫描线，另一个是由于补偿时间的差异造成显示面板上的不同区域亮度差异较大。例如，在对显示面板的第100行的子像素单元进行外部补偿时，显示面板的第10行的子像素单元虽然已经进行过外部补偿了，但此时第10行的子像素单元的发光亮度可能已经发生变化，例如发光亮度降低，从而会造成显示面板不同区域的亮度不均匀，在大尺寸的显示面板中这种问题会更加明显。另外，由于在高频率高分辨率的显示中，扫描驱动信号的波形需要有一定的重叠(overlap)，重叠的波形对补偿检测过程会有很大的影响，容易使补偿信号产生误输出。

[0053] 本公开至少一实施例提供一种移位寄存器单元及其驱动方法、栅极驱动电路及显示装置，该移位寄存器单元包括：消隐输入电路、显示输入电路、输出电路、上拉控制节点和上拉节点；消隐输入电路被配置为响应于消隐输入信号在消隐时段将消隐上拉信号输入到上拉节点，并且，消隐输入电路包括充电子电路，充电子电路被配置为响应于第一补偿控制信号和第二补偿控制信号，将消隐上拉信号输入到上拉控制节点；显示输入电路被配置为响应于显示输入信号在显示时段将显示上拉信号输入到上拉节点；输出电路被配置为在上拉节点的电平的控制下，将复合输出信号输出至输出端。

[0054] 本公开实施例的移位寄存器单元的电路结构简单，可以实现随机补偿，避免由于逐行顺序补偿造成的扫描线和面板的亮度偏差，提高显示均匀性，提升显示效果。

[0055] 需要说明的是，在本公开的实施例中，随机补偿指的是区别于逐行顺序补偿的一种外部补偿方法，在某一帧的消隐时段可以随机输出对应于显示面板中任意一行的子像素单元的感测驱动信号，以下各实施例与此相同，不再赘述。

[0056] 另外，在本公开的实施例中，“一帧”、“每帧”或“某一帧”包括依次进行的显示时段和消隐时段，例如，在显示时段中栅极驱动电路输出显示输出信号，该显示输出信号可以驱动显示面板从第一行到最后一行完成完整的一幅图像的扫描显示，在消隐时段中栅极驱动电路输出消隐输出信号，该消隐输出信号可以用于驱动显示面板中的某一行子像素单元中的感测晶体管，以完成该行子像素单元的外部补偿。

[0057] 下面结合附图对本公开的几个实施例进行详细说明，但是本公开并不限于这些具体的实施例。

[0058] 图1为本公开一实施例提供的一种移位寄存器单元的示意性框图。例如，如图1所示，该移位寄存器单元10可以包括消隐输入电路100、显示输入电路200、输出电路300、上拉控制节点H和上拉节点Q。通过级联多个该移位寄存器单元10可以得到栅极驱动电路，该栅极驱动电路用于驱动显示面板，为显示面板的多条栅线依序提供扫描信号，从而在显示面板显示一帧画面的期间进行逐行或隔行扫描等。

[0059] 例如，消隐输入电路100被配置为响应于消隐输入信号在消隐时段将消隐上拉信号输入到上拉节点Q。例如，如图1所示，消隐输入电路100连接消隐输入信号端STU1、消隐上拉信号端BP和上拉节点Q。消隐输入电路100可以在第N帧的显示时段接收并存储消隐上拉信号端BP提供的消隐上拉信号，并在第N帧的消隐时段，根据消隐输入信号向上拉节点Q输出消隐上拉信号，从而将上拉节点Q的电位上拉到工作电位。又例如，消隐输入电路100还可以在第N帧的消隐时段接收并存储消隐上拉信号，并在第N+1帧的消隐时段根据消隐输入信号向上拉节点Q输出消隐上拉信号，从而将上拉节点Q的电位上拉至工作电位。本公开的实施例对此不作限定。

[0060] 例如，消隐输入电路100包括充电子电路110，充电子电路110被配置为响应于第一补偿控制信号和第二补偿控制信号，将消隐上拉信号输入到上拉控制节点H。例如，如图1所示，充电子电路110连接第一补偿控制信号端OE1、第二补偿控制信号端OE2、消隐上拉信号端BP和上拉控制节点H，在一帧的显示时段，当充电子电路110在第一补偿控制信号和第二补偿控制信号的控制下导通时，充电子电路110将消隐上拉信号端BP输出的消隐上拉信号输入到上拉控制节点H。

[0061] 例如，显示输入电路200被配置为响应于显示输入信号在显示时段将显示上拉信号输入到上拉节点Q。例如，如图1所示，显示输入电路200连接显示输入信号端STU2、显示上拉信号端DP和上拉节点Q连接，当显示输入电路200在显示输入信号端STU2提供的显示输入信号的控制下导通时，显示上拉信号端DP和上拉节点Q连接，从而使显示上拉信号端DP提供的显示上拉信号被写入到上拉节点Q，以将上拉节点Q的电位上拉到工作电位。

[0062] 例如，消隐上拉信号和显示上拉信号可以相同。也就是说，消隐上拉信号端BP和显示上拉信号端DP可以为同一个信号端，由此减少信号端的数量，节约成本；或者，消隐上拉信号端BP和显示上拉信号端DP也可以为不同的信号端，但输出相同的信号。本公开对此不作限制，消隐上拉信号和显示上拉信号也可以不相同。

[0063] 例如，输出电路300被配置为在上拉节点Q的电平的控制下，将复合输出信号输出至输出端OP。例如，如图1所示，输出电路300连接上拉节点Q、第一输出时钟信号端CLKD和输出端OP。当输出电路300在上拉节点Q的电平的控制下导通时，第一输出时钟信号端CLKD提供的复合输出信号输出至输出端OP。例如，输出端OP的输出信号可以包括显示输出信号和消隐输出信号，显示输出信号和消隐输出信号可以是具有不同宽度和时序的相互独立的两个波形。例如，在一帧的显示时段，输出电路300在上拉节点Q的电平的控制下经由输出端OP输出显示输出信号，以驱动像素单元中的扫描晶体管，从而进行显示；在一帧的消隐时段，输出电路300在上拉节点Q的电平的控制下经由输出端OP输出消隐输出信号，以驱动像素单元中的感测晶体管，从而进行补偿检测。

[0064] 在本公开的实施例中，可以将消隐输入电路100、显示输入电路200和输出电路300可以进行整合，使一帧画面的消隐时段的消隐输出信号和显示时段的显示输出信号通过同一个输出电路300输出，从而简化电路结构，减小移位寄存器单元以及包括移位寄存器单元的栅极驱动电路的尺寸。

[0065] 例如，第一补偿控制信号和第二补偿控制信号其中之一为随机信号。在一些示例中，第一补偿控制信号为随机信号，第一补偿控制信号端OE1与外部控制电路连接，外部控制电路可以向第一补偿控制信号端OE1提供第一补偿控制信号，且第一补偿控制信号可以为随机信号。外部控制电路例如可以为采用现场可编程门阵列(Field Programmable Gate Array，FPGA)或其他信号发生电路实现，由此输出适当类型的随机信号作为第一补偿控制信号。例如，外部控制电路可以被配置为在一帧的显示时段将随机信号输出至第一补偿控制信号端OE1。下面，以第一补偿控制信号为随机信号为例详细描述本公开提供的移位寄存器单元。但本公开不限于此，在另一些实施例中，第二补偿控制信号可以为随机信号。

[0066] 例如，输出端OP可以包括移位信号输出端和第一像素信号输出端，在一些示例中，本级移位寄存器单元的第二补偿控制信号端OE2可以与本级移位寄存器单元的移位信号输出端连接，从而移位信号输出端输出的信号可以作为第二补偿控制信号。

[0067] 例如，在一些示例中，外部控制电路可以与所有级移位寄存器单元的移位信号输出端连接，根据实际需要，外部控制电路可以在一帧的显示时段随机选择一个移位寄存器单元的移位信号输出端的信号，并将该信号向第一补偿控制信号端OE1输出信号。

[0068] 例如，在进行随机检测时，在第N帧时，需要对显示面板中的第i行子像素单元进行检测时。第i行子像素单元与第i级移位寄存器单元对应，在第i级移位寄存器单元中，在第N帧的显示时段，外部控制电路用于将第i级移位寄存器单元的移位信号输出端输出的信号传输至所有级移位寄存器单元的第一补偿控制信号端OE1，即所有级移位寄存器单元的第一补偿控制信号可以与第i级移位寄存器单元的移位信号输出端输出的信号的波形脉冲宽度和时序相同，由于第i级移位寄存器单元的第二补偿控制信号也为第i级移位寄存器单元的移位信号输出端输出的信号，且充电子电路110由第一补偿控制信号和第二补偿控制信号控制，当输出信号的波形不重叠时，只有第i级移位寄存器单元中的充电子电路110可以在第一补偿控制信号和第二补偿控制信号控制下导通。由于充电子电路110连接消隐上拉信号端BP和上拉控制节点H，在第i级移位寄存器单元中，当充电子电路110导通时，消隐上拉信号端BP输出的消隐上拉信号为高电平信号，从而可以利用消隐上拉信号对上拉控制节点H进行充电，以使得上拉控制节点H被充电至高电平。由此，在第N帧的消隐时段中，第i级移位寄存器单元的上拉控制节点H的高电平信号可以被传输上拉节点Q，从而第i级移位寄存器单元的输出电路300可以输出用于驱动第i行子像素单元中的感测晶体管的消隐输出信号。

[0069] 例如，本公开实施例提供的移位寄存器单元还可以实现逐行顺序补偿。在进行逐行顺序补偿时，在一些示例中，本级移位寄存器单元的第二补偿控制信号端OE2均可以与本级移位寄存器单元的移位信号输出端CR连接，所有级移位寄存器单元的第一补偿控制信号端OE1在第一帧的显示时段时接收第一级移位寄存器单元的移位信号输出端CR的信号，所有级移位寄存器单元的第一补偿控制信号端OE1在第二帧的显示时段时接收第二级移位寄存器单元的移位信号输出端CR的信号，依次类推，由此，在第一帧的显示时段，第一级移位寄存器单元的上拉控制节点H可以被充电至高电平，在第二帧的显示时段，第二级移位寄存器单元的上拉控制节点H可以被充电至高电平，从而显示面板可以实现逐行顺序补偿。

[0070] 本公开的实施例提供的移位寄存器单元10，通过设置充电子电路110可以在兼顾逐行顺序补偿的前提下还实现随机补偿，从而可以避免由于逐行顺序补偿造成的扫描线以及显示亮度不均匀等显示不良问题。

[0071] 例如，如图1所示，消隐输入电路100还包括存储子电路120和隔离子电路130。存储子电路120与上拉控制节点H连接，且被配置为存储充电子电路110输入的消隐上拉信号。例如，在一些示例中，在一帧的显示时段中，利用消隐上拉信号将上拉控制节点H充电至高电平，存储子电路120可以存储消隐上拉信号，从而使得上拉控制节点H的高电平一直保持至该帧的消隐时段。

[0072] 例如，隔离子电路130被配置为在消隐输入信号的控制下，在消隐时段将消隐上拉信号输入到上拉节点Q。如图1所示，隔离子电路130连接消隐输入信号端STU1、上拉控制节点H和上拉节点Q。当隔离子电路130在消隐输入信号端STU1提供的消隐输入信号的控制下导通时，上拉控制节点H和上拉节点Q连接，从而将存储子电路120存储的消隐上拉信号输入到上拉节点Q，以对上拉节点Q充电，将上拉节点Q的电位上拉到工作电位。

[0073] 需要说明的是，本公开的各实施例中，消隐输入电路100可以包括任意适用的子电路，不局限于上述存储子电路120和隔离子电路130，只要能实现相应功能即可。

[0074] 图2为本公开一实施例提供的另一种移位寄存器单元的示意框图。

[0075] 例如，如图2所示，该移位寄存器单元10还可以包括下拉电路400、第一下拉控制电路500和下拉节点QB。

[0076] 例如，下拉电路400被配置为在下拉节点QB的电平的控制下，对上拉节点Q和输出端OP进行降噪；也就是说，下拉电路400被配置为在下拉节点QB的电平的控制下，将上拉节点Q的电平和输出端OP的电平下拉为低电平。例如，如图2所示，下拉电路400与下拉节点QB、上拉节点Q、第二电压端VGL1和输出端OP连接，且当下拉电路400在下拉节点QB的电平的控制下导通时，上拉节点Q和输出端OP可以连接第二电压端VGL1(例如，低电压端)，从而通过第二电压端VGL1将上拉节点Q下拉至非工作电位，并将输出端OP的电平下拉至低电平，以实现降噪。

[0077] 需要说明的是，在本公开的实施例中第二电压端VGL1例如可以被配置为提供第二电压，且第二电压为直流低电平信号，以下各实施例与此相同，不再赘述。

[0078] 例如，第一下拉控制电路500被配置为在上拉节点Q的电平的控制下，对下拉节点QB的电平进行控制。例如，如图2所示，第一下拉控制电路500连接上拉节点Q和下拉节点QB。第一下拉控制电路500可以被配置为当上拉节点Q为高电平时将下拉节点QB下拉为低电平，而当上拉节点Q为低电平时将下拉节点QB上拉为高电平。例如，第一下拉控制电路500可以为反相电路，反相电路的输入端连接上拉节点Q，反相电路的输出端连接下拉节点QB。

[0079] 需要说明的是，图2所示的移位寄存器单元10的其他电路结构与图1中所示的移位寄存器单元10基本上相同，重复之处不再赘述。

[0080] 图3为本公开一实施例提供的又一种移位寄存器单元的示意框图，图4为本公开一实施例提供的再一种移位寄存器单元的示意框图。

[0081] 例如，如图3所示，该移位寄存器单元10还可以包括第二下拉控制电路600。第二下拉控制电路600被配置为响应于消隐下拉控制信号对下拉节点QB的电平进行控制。例如，如图3所示，第二下拉控制电路600连接第二电压端VGL1、下拉节点QB和消隐下拉控制端Con1，且第二下拉控制电路600被配置为在一帧的消隐时段，在消隐下拉控制端Con1提供的消隐下拉控制信号的控制下导通，使下拉节点QB与第二电压端VGL1连接，从而通过第二电压端VGL1将下拉节点QB下拉为非工作电位。

[0082] 由于移位寄存器单元长时间工作后，电路中的晶体管的阈值电压容易漂移，例如正漂，因此通过消隐输入电路100写入到上拉节点Q的高电平会低于预定值，从而难以通过第一下拉控制电路500对下拉节点QB进行下拉，也会进一步影响输出端OP的输出信号。本公开的实施例提供的移位寄存器单元10包括第二下拉控制电路600，第二下拉控制电路600可以在一帧的消隐时段中对下拉节点QB进行下拉，以确保下拉节点QB处于低电平，使得消隐输入电路100对上拉节点Q的充电更充分，使上拉节点Q的高电平达到预定值，因此可防止晶体管阈值电压漂移后影响输出信号，增强了电路的信赖性。

[0083] 例如，如图4所示，该移位寄存器单元10还可以包括第三下拉控制电路700。第三下拉控制电路700被配置为响应于显示下拉控制信号对下拉节点QB的电平进行控制。例如，第三下拉控制电路700连接下拉节点QB、显示下拉控制端Con2和第二电压端VGL1。在一帧的显示时段，在显示下拉控制端Con2提供的显示下拉控制信号的控制下，当第三下拉控制电路700导通时，下拉节点QB与第二电压端VGL1连接，从而通过第二电压端VGL1将下拉节点QB下拉为非工作电位。

[0084] 在本公开的实施例提供的移位寄存器单元10中，第三下拉控制电路700可以在一帧的显示时段中对下拉节点QB进行下拉，以确保下拉节点QB处于低电平，使得显示输入电路200对上拉节点Q的充电更充分，使上拉节点Q的高电平达到预定值，因此可防止晶体管阈值电压漂移后影响输出信号，增强了电路的信赖性。

[0085] 需要说明的是，在本公开实施例提供的移位寄存器单元中，与图3和图4所示的示例不同，在一些示例中，移位寄存器单元也可以仅包括第三下拉控制电路700，而不包括第二下拉控制电路600。

[0086] 例如，如图2、图3和图4所示，移位寄存器单元10还包括消隐复位电路800和显示复位电路900。消隐复位电路800被配置为响应于消隐复位信号对上拉节点Q进行复位。显示复位电路900被配置为响应于显示复位信号对上拉节点Q进行复位。

[0087] 例如，如图2、图3和图4所示，消隐复位电路800连接消隐复位信号端TR和上拉节点Q。在消隐复位信号端TR提供的消隐复位信号的控制下，当消隐复位电路800导通时，上拉节点Q与第二电压端VGL1连接，从而通过第二电压端VGL1将上拉节点Q下拉为非工作电位，以对上拉节点Q复位，即将低电平信号写入上拉节点Q。例如，在一帧的消隐时段，当输出电路300完成信号输出后，消隐复位电路800在消隐复位信号的控制下导通，从而将第二电压端VGL1输出的第二电压写入上拉节点Q，以对上拉节点Q进行复位；又例如，在一帧的显示时段前，消隐复位电路800在消隐复位信号的控制下导通，从而将第二电压端VGL1输出的第二电压写入上拉节点Q，以对上拉节点Q进行复位。

[0088] 例如，如图2、图3和图4所示，显示复位电路900连接显示复位信号端STD和上拉节点Q。在显示复位信号端STD提供的显示复位信号的控制下，当显示复位电路900导通时，上拉节点Q与第二电压端VGL1连接，从而通过第二电压端VGL1将上拉节点Q下拉为非工作电位，以对上拉节点Q复位。例如，在一帧的显示时段，当输出电路300完成信号输出后，显示复位电路900在显示复位信号的控制下导通，从而将第二电压端VGL1输出的第二电压写入上拉节点Q，以对上拉节点Q复位。

[0089] 值得注意的是，图3和图4所示的移位寄存器单元10的其他电路结构可以与图2中所示的移位寄存器单元10基本上相同，重复之处不再赘述。另外，在图3和图4所示的示例中，第一下拉控制电路500、第二下拉控制电路600、第三下拉控制电路700、消隐复位电路800和显示复位电路900均连接到第一电源电压VGL1以接收直流低电平信号，但不限于此，第一下拉控制电路500、第二下拉控制电路600、第三下拉控制电路700、消隐复位电路800和显示复位电路900也可以分别连接到不同的电源电压端，以接收不同的低电平信号，只要能够实现相应的功能即可，本公开对此不作具体限制。

[0090] 图5A为图2中所示的移位寄存器单元的一种电路结构图，图5B为图3中所示的移位寄存器单元的一种电路结构图，图5C为图4中所示的移位寄存器单元的一种电路结构图，图6A为图2中所示的移位寄存器单元的另一种电路结构图，图6B为图3中所示的移位寄存器单元的另一种电路结构图，图6C为图4中所示的移位寄存器单元的另一种电路结构图。在下面对本公开的说明中以各晶体管为N型晶体管为例进行说明，但这并不构成对本公开实施例的限制。

[0091] 例如，如图5A至图6C所示，充电子电路110包括第一晶体管M1和第二晶体管M2。第一晶体管M1的栅极被配置为与第一补偿控制信号端OE1连接以接收第一补偿控制信号，第一晶体管M1的第一极被配置为与消隐上拉信号端BP连接以接收消隐上拉信号，第一晶体管M1的第二极被配置为与第二晶体管M2的第一极连接，第二晶体管M2的第二极被配置为与上拉控制节点H连接，第二晶体管M的栅极被配置为与第二补偿控制信号端OE2连接以接收第二补偿控制信号。

[0092] 例如，图5A至图6C所示的示例中，消隐上拉信号端BP和显示上拉信号端DP可以为同一个信号端，且均为第六电压端VDD，即第六电压端VDD等同于前述的消隐上拉信号端BP和显示上拉信号端DP。例如，第六电压端VDD被配置为提供第六电压，第六电压为直流高电平信号，以下各实施例与此相同，不再赘述。也就是说，如图5A至图6C所示，第一晶体管M1的第一极被配置为与第六电压端VDD连接以接收第六电压，消隐上拉信号可以为第六电压。

[0093] 例如，当第一补偿控制信号和第二补偿控制信号均为有效电平(例如，高电平)时，第一晶体管M1和第二晶体管M2导通，使第六电压端VDD与上拉控制节点H连接，从而将第六电压(高电平信号)写入上拉控制节点H。

[0094] 需要说明的是，除了图5A至图6C所示的示例外，在本公开的实施例中，第一晶体管M1的第一极还可以与其他信号端连接以接收消隐上拉信号，本公开对此不作限定。

[0095] 例如，如图5A至图6C所示，存储子电路120包括第一电容C1。第一电容C1的第一极被配置为和上拉控制节点H连接，第一电容C1的第二极被配置为与第一电压端VA连接以接收第一电压。例如，在一帧的显示时段中，消隐上拉信号被写入到上拉控制节点H，第一电容C1存储消隐上拉信号(高电平)，并将上拉控制节点H维持在高电平直到该帧的消隐时段。

[0096] 例如，第一电压端VA被配置为提供第一电压，在一些示例中，第一电压为直流高电平信号；在另一些示例中，第一电压可以为直流低电平信号。以下各实施例与此相同，不再赘述。

[0097] 需要说明的是，本公开的各实施例中，第一电容C1可以是通过工艺制程制作的电容器件，例如通过制作专门的电容电极来实现电容器件，该电容的各个电极可以通过金属层、半导体层(例如掺杂多晶硅)等实现，并且，第一电容C1也可以是各个器件之间的寄生电容，可以通过晶体管本身与其他器件、线路来实现。第一电容C1的连接方式不局限于上面描述的方式，也可以为其他适用的连接方式，只要能存储写入到上拉控制节点H的消隐上拉信号即可。例如，在一些示例中，第一电容C1的第一极被配置为和上拉控制节点H连接，第一电容C1的第二极接地。

[0098] 例如，如图5A至图6C所示，隔离子电路130包括第三晶体管M3。第三晶体管M3的栅极被配置为与消隐输入信号端STU1连接以接收消隐输入信号，第三晶体管M3的第一极被配置为与上拉控制节点H连接，第三晶体管M3的第二极被配置为与上拉节点Q连接。

[0099] 例如，在图5A至图6C所示的实施例中，第一时钟信号端CLKA等同于前述的消隐输入信号端STU1，第一时钟信号端CLKA用于提供第一时钟信号，消隐输入信号可以为第一时钟信号。也就是说，如图5A至图6C所示，第三晶体管M3的栅极被配置为与第一时钟信号端CLKA连接。当第一时钟信号为高电平时，第三晶体管M3导通，上拉控制节点H与上拉节点Q连接，从而将消隐上拉信号写入到上拉节点Q，以将上拉节点Q的电位上拉到工作电位。

[0100] 例如，如图5A至图6C所示，显示输入电路200包括第四晶体管M4。第四晶体管M4的栅极与显示输入信号端STU2连接以接收显示输入信号，第四晶体管M4的第一极与显示上拉信号端DP(即第六电压端VDD)连接以接收显示上拉信号(即第六电压)，第四晶体管M4的第二极与上拉节点Q连接。例如，在一帧的显示时段，当显示输入信号为有效电平(例如，高电平)时，第四晶体管M4导通，使第六电压端VDD与上拉节点Q连接，从而将第六电压写入上拉节点Q，将上拉节点Q的电位上拉到工作电位。

[0101] 需要说明的是，除了图5A至图6C所示的示例外，在本公开的实施例中，第四晶体管M4的第一极还可以与其他信号端连接以接收显示上拉信号，本公开对此不作限定。

[0102] 例如，如图5A至图6C所示，输出端OP可以包括移位信号输出端CR和第一像素信号输出端OT1，移位信号输出端CR和第一像素信号输出端OT1的输出信号相同。在一些示例中，当图5A至图6C所示的移位寄存器单元10级联构成一栅极驱动电路时，第n+2级移位寄存器单元10的显示输入信号端STU2可以与第n级移位寄存器单元10的移位信号输出端CR连接，n为大于0的整数。第一像素信号输出端OT1用于为像素电路提供扫描驱动信号。

[0103] 例如，如图5A至图6C所示，输出电路300可以包括第一输出晶体管M13、第二输出晶体管M15和第二电容C2。第一输出晶体管M13的栅极与上拉节点Q连接，第一输出晶体管M13的第一极与第一输出时钟信号端CLKD连接以接收第一输出时钟信号，第一输出晶体管M13的第二极与移位信号输出端CR连接；第二输出晶体管M15的栅极和上拉节点Q连接，第二输出晶体管M15的第一极与第一输出时钟信号端CLKD连接以接收第一输出时钟信号，第二输出晶体管M15的第二极与第一像素信号输出端OT1连接；第二电容C2的第一极和上拉节点Q连接，第二电容C2的第二极与第一输出晶体管M13的第二极连接。

[0104] 例如，当上拉节点Q处于工作电位(例如，高电平)时，第一输出晶体管M13和第二输出晶体管M15均导通，第一输出时钟信号经由第一输出晶体管M13传输至移位信号输出端CR以作为第一输出信号，第一输出时钟信号经由第二输出晶体管M15传输至第一像素信号输出端OT1以作为第二输出信号。

[0105] 例如，复合输出信号包括第一输出信号和第二输出信号，第一输出信号和第一输出信号相同。例如，第二输出信号包括上述显示输出信号和消隐输出信号，即在显示时段，第一像素信号输出端OT1输出的信号为显示输出信号；在消隐时段，第一像素信号输出端OT1输出的信号为消隐输出信号。

[0106] 需要说明的是，本公开的各实施例中，第二电容C2可以是通过工艺制程制作的电容器件，例如通过制作专门的电容电极来实现电容器件，该电容的各个电极可以通过金属层、半导体层(例如掺杂多晶硅)等实现，并且，第二电容C2也可以是晶体管之间的寄生电容，可以通过晶体管本身与其他器件、线路来实现，只要能维持上拉节点Q的电平且在移位信号输出端CR或第一像素信号输出端OT1输出信号时实现自举作用即可

[0107] 例如，如图6A至图6C所示，在一些示例中，输出端OP还包括第二像素信号输出端OT2，输出电路300还包括第三输出晶体管M17。输出电路300还连接第二输出时钟信号端CLKE，第二输出时钟信号端CLKE用于输出第二输出时钟信号。

[0108] 例如，第三输出晶体管M17的栅极与上拉节点Q连接，第三输出晶体管M17的第一极与第二输出时钟信号端CLKE连接以接收第二输出时钟信号，第三输出晶体管M17的第二极与第二像素信号输出端OT2连接。

[0109] 例如，当上拉节点Q处于工作电位(例如，高电平)时，第三输出晶体管M17导通，第二输出时钟信号经由第三输出晶体管M17传输至第二像素信号输出端OT2以作为第三输出信号，复合输出信号还包括第三输出信号。

[0110] 例如，在一个示例中，第一输出时钟信号端CLKD和第二输出时钟信号端CLKE提供的时钟信号相同，因此，第一像素信号输出端OT1和第二像素信号输出端OT2输出的信号相同。例如，在另一个示例中，第一输出时钟信号端CLKD和第二输出时钟信号端CLKE提供的信号不同，从而使得第一像素信号输出端OT1输出的第二输出信号和第二像素信号输出端OT2输出的第三输出信号不同，以便为像素单元提供多种驱动信号。

[0111] 例如，如图5A至图6C所示，第一下拉控制电路500包括第五晶体管M5、第六晶体管M6和第七晶体管M7。第五晶体管M5的栅极与上拉节点Q连接，第五晶体管M5的第一极与下拉节点QB连接，第五晶体管M5的第二极与第二电压端VGL1连接以接收第二电压；第六晶体管M6的栅极和第一极连接且被配置为与第三电压端VDD_A连接以接收第三电压，第六晶体管M6的第二极与下拉节点QB连接；第七晶体管M7的栅极与第一极连接且被配置为与第四电压端VDD_B连接以接收第四电压，第七晶体管M7的第二极与下拉节点QB连接。

[0112] 例如，在一个示例中，第三电压端VDD_A被配置为提供直流低电平信号，第四电压端VDD_B被配置为提供直流高电平信号，因此，第六晶体管M6始终截止，第七晶体管M7始终导通。例如，在另一个示例中，第三电压端VDD_A和第四电压端VDD_B被配置为交替提供直流高电平信号，从而使第六晶体管M6和第七晶体管M7交替导通，以避免晶体管长期导通引起的性能漂移。例如，当第三电压端VDD_A提供高电平信号时，第四电压端VDD_B提供低电平信号，此时第六晶体管M6导通，第七晶体管M7截止；当第四电压端VDD_B提供高电平信号时，第三电压端VDD_A提供低电平信号，此时，第七晶体管M7导通，第六晶体管M6截止。

[0113] 例如，当上拉节点Q为有效电平(例如，高电平)时，第五晶体管M5导通，通过设计第五晶体管M5的沟道宽长比与导通的第六晶体管M6的沟道宽长比或导通的第七晶体管M7的沟道宽长比的比例关系，例如，第五晶体管M5的沟道宽长比大于第六晶体管M6的沟道宽长比和第七晶体管M7的沟道宽长比中的任意一个，由此，可以将下拉节点QB的电位下拉到低电平。当上拉节点Q为低电平时，第五晶体管M5截止，若第六晶体管M6导通，第七晶体管M7截止，则通过第六晶体管M6将第三电压端VDD_A提高的第四电压(高电平)写入下拉节点QB，以将下拉节点QB的电位上拉至高电平；若第六晶体管M6截止，第七晶体管M7导通，则通过第七晶体管M7将第四电压端VDD_B提高的第五电压(高电平)写入下拉节点QB，以将下拉节点QB的电位上拉至高电平。

[0114] 例如，如图5A至图6C所示，下拉电路400可以包括第一下拉晶体管M19、第二下拉晶体管M14和第三下拉晶体管M16。第一下拉晶体管M19的栅极与下拉节点QB连接，第一下拉晶体管M19的第一极与上拉节点Q连接，第一下拉晶体管M19的第二极与第二电压端VGL1连接以接收第二电压；第二下拉晶体管M14的栅极与下拉节点QB连接，第二下拉晶体管M14的第一极与移位信号输出端CR连接，第二下拉晶体管M14的第二极与第二电压端VGL1连接以接收第二电压；第三下拉晶体管M16的栅极与下拉节点Q连接，第三下拉晶体管M16的第一极与第一像素信号输出端OT1连接，第三下拉晶体管M16的第二极与第五电压端VGL2连接以接收第五电压。

[0115] 例如，第五电压端VGL2被配置为提供第五电压，且第五电压为直流低电平信号(例如低于或等于时钟信号的低电平)，例如，第五电压端VGL2可以接地，以下各实施例与此相同，不再赘述。例如，在一个示例中，第五电压端VGL2提供的第五电压高于第二电压端VGL1提供的第二电压，例如，第二电压为-10V，第五电压为-6V；在另一个示例中，第五电压端VGL2的第五电压等于第二电压端VGL1的第二电压，从而该移位寄存器单元10可以不设置第五电压端VGL，而将第三下拉晶体管M16的第二极连接第二电压端VGL1以接收第二电压。第五电压和第二电压可以相同也可以不同，这可以根据实际需求而定。本公开的实施例对此不作限定。

[0116] 例如，当下拉节点QB为有效电平(例如，高电平)时，第一下拉晶体管M19、第二下拉晶体管M14和第三下拉晶体管M16均导通，上拉节点Q和移位信号输出端CR均与第二电压端VGL1连接，从而通过第二电压端VGL1将上拉节点Q的电位和移位信号输出端CR的电位下拉为低电位，第一像素信号输出端OT1与第五电压端VGL2连接，从而通过第五电压端VGL2将第一像素信号输出端OT1的电位下拉为低电位，由此，降低上拉节点Q、移位信号输出端CR和第一像素信号输出端OT1的噪声。需要说明的是，本公开的各实施例中，当输出端OP包括多个第一像素信号输出端OT1和/或多个移位信号输出端CR时，下拉电路400也相应地包括与多个移位信号输出端CR和/或多个第一像素信号输出端OT1一一对应连接的多个晶体管，以对多个移位信号输出端CR和/或多个第一像素信号输出端OT1进行降噪。

[0117] 例如，如图6A至图6C所示，在一些示例中，在输出端OP还包括第二像素信号输出端OT2的情况下，下拉电路400还包括第四下拉晶体管M18。第四下拉晶体管M18的栅极与下拉节点QB连接，第四下拉晶体管M18的第一极与第二像素信号输出端OT2连接，第四下拉晶体管M18的第二极与第五电压端VGL2连接以接收第五电压。例如，当下拉节点QB为有效电平(例如，高电平)时，第四下拉晶体管M18导通，第二像素信号输出端OT2与第五电压端VGL2连接，从而通过第五电压端VGL2将第二像素信号输出端OT2的电位下拉为低电位，由此降低第二像素信号输出端OT2的噪声。

[0118] 例如，如图5B、图5C、图6B和图6C所示，第二下拉控制电路600包括第八晶体管M8，第一时钟信号端CLKA提供第一时钟信号，消隐下拉控制信号包括第一时钟信号，即第一时钟信号端CLKA等同于前述的消隐下拉控制端Con1。第八晶体管M8的栅极与第一时钟信号端CLKA连接以接收第一时钟信号，第八晶体管M8的第一极与下拉节点QB连接，第八晶体管M8的第二极与第二电压端VGL1连接以接收第二电压。例如，在一帧的消隐时段，当第一时钟信号为有效电平(例如，高电平)时，第八晶体管M8导通，下拉节点QB与第二电压端VGL1连接，第二电压端VGL1提供的第二电压被写入下拉节点QB，从而下拉节点QB被下拉至低电平。

[0119] 例如，如图5C和图6C所示，第三下拉控制电路700包括第十一晶体管M11。第十一晶体管M11的栅极配置为连接显示下拉控制端Con2以接收显示下拉控制信号，第十一晶体管M11的第一极配置为连接下拉节点QB，第十一晶体管M11的第二极配置为连接第二电压端VGL1以接收第二电压。例如，在一帧的显示时段，当显示下拉控制信号为有效电平(例如，高电平)时，第十一晶体管M11导通，下拉节点QB与第二电压端VGL1连接，第二电压端VGL1提供的第二电压被写入下拉节点QB，从而下拉节点QB被下拉至低电平。

[0120] 例如，在一个示例中，在多个移位寄存器单元10级联的情形下，第m1级移位寄存器单元10的移位信号输出端CR与第m1+2级移位寄存器单元10的显示下拉控制信号端Con2连接，以将第m1级移位寄存器单元10的移位信号输出端CR的输出信号作为第m1+2级移位寄存器单元10的显示下拉控制信号。这里，m1为大于0的整数。当然，本公开的实施例不限于此，显示下拉控制端Con2也可以与单独设置的信号线连接。

[0121] 例如，如图5A至图6C所示，消隐复位电路800包括第九晶体管M9。第九晶体管M9的栅极与消隐复位信号端TR连接以接收消隐复位信号，第九晶体管M9的第一极与上拉节点Q连接，第九晶体管M9的第二极与第二电压端VGL1连接以接收第二电压。例如，在一帧的消隐时段，当消隐复位信号为有效电平(例如，高电平)时，第九晶体管M9导通，上拉节点Q与第二电压端VGL1连接，第二电压端VGL1提供的第二电压被写入上拉节点Q，从而实现对上拉节点Q复位。

[0122] 例如，如图5A至图6C所示，显示复位电路900包括第十晶体管M10。第十晶体管M10的栅极与显示复位信号端STD连接以接收显示复位信号，第十晶体管M10的第一极与上拉节点Q连接，第十晶体管M10的第二极与第二电压端VGL1连接以接收第二电压。例如，在一帧的显示时段，当显示复位信号为有效电平(例如，高电平)时，第十晶体管M10导通，上拉节点Q与第二电压端VGL1连接，第二电压端VGL1提供的第二电压被写入上拉节点Q，从而实现对上拉节点Q复位。

[0123] 例如，在一个示例中，在多个移位寄存器单元10级联的情形下，第m2+3级移位寄存器单元10的移位信号输出端CR与第m2级移位寄存器单元10的显示复位信号端STD连接，以将第m2+3级移位寄存器单元10的移位信号输出端CR的输出信号作为第m2级移位寄存器单元10的显示复位信号。这里，m2为大于0的整数。当然，本公开的实施例不限于此，显示复位信号端STD也可以与单独设置的信号线连接。

[0124] 需要说明的是，本领域技术人员可以理解，在本公开的实施例中，消隐输入电路100、显示输入电路200、输出电路300、下拉电路400、第一下拉控制电路500，第二下拉控制电路600、第三下拉控制电路700、消隐复位电路800以及显示复位电路900等的具体实现方式不局限于上面描述的方式，其可以为任意适用的实现方式，例如为本领域技术人员熟知的常规连接方式，只需保证实现相应功能即可。上述示例并不能限制本公开的保护范围。在实际应用中，技术人员可以根据情况选择使用或不使用上述各电路中的一个或多个，基于前述各电路的各种组合变型均不脱离本公开的原理，对此不再赘述。

[0125] 图7为图2中所示的移位寄存器单元的再一种电路结构图。例如，如图7所示，除了进一步包括防漏电电路外，该实施例的移位寄存器单元10与图5A中描述的移位寄存器单元10基本上相同。在图5A所示的移位寄存器单元10中，可以利用第二电容C2维持上拉节点Q的电位。例如，如图5A所示，当上拉节点Q的电位维持在高电平时，移位寄存器单元10中的一些晶体管(例如，第九晶体管M9、第十晶体管M10和第一下拉晶体管M19)的第一极连接上拉节点Q，这些晶体管的第二极连接低电平的信号线。即使当这些晶体管的栅极接收非导通信号的情况下，由于这些晶体管的第一极和第二极之间存在电压差，也可能出现漏电的现象，从而上拉节点Q的电位的维持效果变差。因此，图7所示的移位寄存器单元10增加了防漏电电路，以改善对上拉节点Q的电位的维持效果。

[0126] 例如，如图7所示，第一防漏电电路可以包括第一防漏电晶体管M20、第二防漏电晶体管M9b、第三防漏电晶体管M10b和第四防漏电晶体管M19b。第一防漏电电路被配置为在上拉节点Q为高电平时，防止上拉节点Q处的电荷经由第九晶体管M9a、第十晶体管M10a和第一下拉晶体管M19a漏电到第二电压端VGL1。以第二防漏电晶体管M9b为例，第二防漏电晶体管M9b的栅极连接到第九晶体管M9a的栅极(即第二防漏电晶体管M9b的栅极连接消隐复位信号端TR)，第二防漏电晶体管M9b的第一极连接到上拉节点Q，第二防漏电晶体管M9b的第二极连接到第九晶体管M9a的第一极，第二防漏电晶体管M9b的第二极还连接到第一防漏电晶体管M20的第二极。第一防漏电晶体管M20的栅极连接到上拉节点Q，第一防漏电晶体管M20的第一极连接到第六电压端VDD。

[0127] 例如，当上拉节点Q为高电平时，第一防漏电晶体管M20在上拉节点Q的控制下导通，并将第六电压(高电压)写入到第二防漏电晶体管M9b的第二极，从而使第二防漏电晶体管M9b的第一极和第二极都处于高电平的状态，以防止上拉节点Q处的电荷通过第九晶体管M9a漏电。此时，由于第九晶体管M9a的栅极与第二防漏电晶体管M9b的栅极连接，因此第九晶体管M9a与第二防漏电晶体管M9b的结合可以实现与图5A至图6C所示的第九晶体管M9相同的功能，并同时具有防漏电的效果。类似地，利用第三防漏电晶体管M10b和第四防漏电晶体管M19b进行防漏电的原理与利用第二防漏电晶体管M9b防漏电的原理类似，此处不再赘述。

[0128] 需要说明的是，本领域技术人员可以理解，根据本公开的实施例提供的具有防漏电功能的电路的实施例，可以根据实际情况选择移位寄存器单元10中的一个或多个晶体管增加防漏电的电路结构。图7仅示出了包括防漏电电路的一种示例性的电路结构，而不构成对本公开实施例的限制。另外，在本公开的各个实施例的说明中，上拉节点Q、下拉节点QB和上拉控制节点H等并非表示实际存在的部件，而是表示电路图中相关连接的汇合点。

[0129] 需要说明的是，本公开的实施例中采用的晶体管均可以为薄膜晶体管、场效应晶体管或其他特性相同的开关器件，本公开的实施例中均以薄膜晶体管为例进行说明。这里采用的晶体管的源极、漏极在结构上可以是对称的，所以其源极、漏极在结构上可以是没有区别的。在本公开的实施例中，为了区分晶体管除栅极之外的两极，直接描述了其中一极为第一极，另一极为第二极。

[0130] 另外，本公开的实施例中的晶体管均以N型晶体管为例进行说明，此时，晶体管的第一极是漏极，第二极是源极。需要说明的是，本公开包括但不限于此。例如，本公开的实施例提供的移位寄存器单元10中的一个或多个晶体管也可以采用P型晶体管，此时，晶体管第一极是源极，第二极是漏极，只需将选定类型的晶体管的各极参照本公开的实施例中的相应晶体管的各极相应连接，并且使相应的电压端提供对应的高电压或低电压即可。当采用N型晶体管时，可以采用氧化铟镓锌(Indium Gallium Zinc Oxide，IGZO)作为薄膜晶体管的有源层，相对于采用低温多晶硅(Low Temperature Poly Silicon，LTPS)或非晶硅(例如氢化非晶硅)作为薄膜晶体管的有源层，可以有效减小晶体管的尺寸以及防止漏电流。

[0131] 图8为本公开一实施例提供的一种移位寄存器单元的信号时序图。下面结合图8所示的信号时序图，对图6A所示的移位寄存器单元10的工作原理进行说明，并且这里以各个晶体管为N型晶体管为例进行说明，但是本公开的实施例不限于此。

[0132] 在图8中以及下面的描述中，1F表示第一帧的时序。DS表示一帧的显示时段，BL表示一帧的消隐时段。STU1、STU2、TR、VDD_A、VDD_B、CLKA、CLKD、CLKE、OT1、OT2、CR等既用于表示相应的信号端，也用于表示相应的信号。以下各实施例与此相同，不再赘述。

[0133] 例如，在初始阶段0，消隐复位信号TR和第一时钟信号CLKA为高电平，第九晶体管M9导通，第二电压端VGL1的第二电压经由第九晶体管M9被写入上拉节点，以对上拉节点Q进行复位。第三电压VDD_A为低高电平信号，第四电压VDD_B为高电平信号，由此，第六晶体管M6截止，第七晶体管M7导通，第四电压VDD_B经由第七晶体管M7被写入下拉节点QB，下拉节点QB的电位上拉至高电平，由此，第一下拉晶体管M19导通，从而对上拉节点Q进行辅助下拉，使上拉节点Q的电位为低电平。第三晶体管M3也导通，由此上拉控制节点H也被复位。

[0134] 例如，在显示时段DS，在第一阶段1中，显示输入信号端STU2为高电平，第四晶体管M4导通，显示上拉信号(例如，第六电压端VDD提供的高电平的第六电压)经由第四晶体管M4被写入上拉节点Q，且被第二电容C2存储。显示复位信号STD(未示出)和第一时钟信号CLKA均为低电平信号，第十晶体管M10和第三晶体管M3均截止。由于上拉节点Q为高电平，第一输出晶体管M13、第二输出晶体管M15和第三输出晶体管M17均导通，第一输出时钟信号CLKD经由第一输出晶体管M13和第二输出晶体管M15被分别输出至移位信号输出端CR和第一像素信号输出端OT1，第二输出时钟信号CLKE经由第三输出晶体管M17被输出至第二像素信号输出端OT2。但由于第一输出时钟信号CLKD和第二输出时钟信号CLKE均为低电平信号，即移位信号输出端CR、第一像素信号输出端OT1和第二像素信号输出端OT2均输出低电平信号。另外，由于上拉节点Q为高电平，第五晶体管M5导通，从而将下拉节点QB的电位下拉到低电平。

[0135] 例如，在第二阶段2中，上拉节点Q保持为高电平，第一输出晶体管M13、第二输出晶体管M15和第三输出晶体管M17保持导通，第一输出时钟信号CLKD和第二输出时钟信号CLKE均变为高电平，由此移位信号输出端CR、第一像素信号输出端OT1和第二像素信号输出端OT2均输出高电平信号，由于第二电容C2的自举效应，上拉节点Q的电位进一步被拉高，第一输出晶体管M13、第二输出晶体管M15和第三输出晶体管M17更加充分导通。例如，移位信号输出端CR输出的高电平信号可以用于上下级移位寄存器单元的扫描移位，从第一像素信号输出端OT1和第二像素信号输出端OT2输出的高电平信号可以用于驱动显示面板中的子像素单元进行显示。

[0136] 例如，在图6A所示的示例中，本级移位寄存器单元的第二补偿控制信号端OE2可以与本级移位寄存器单元的移位信号输出端CR连接。在第二阶段2中，第一补偿控制信号OE1为高电平信号，第一晶体管M1导通，移位信号输出端CR输出的信号也为高电平信号，也就是说，第二补偿控制信号OE2为高电平信号，由此第二晶体管M2也导通，消隐上拉信号(例如，第六电压端VDD提供的高电平的第六电压)经由第一晶体管M1和第二晶体管M2被写入到上拉控制节点H，上拉控制节点H的电平变为高电平。需要说明的是，第一电容C1可以存储高电平的消隐上拉信号并保持到一帧的显示时段结束，以用于在消隐时段使用。

[0137] 例如，在第三阶段3，第一输出时钟信号CLKD和第二输出时钟信号CLKE变为低电平，移位信号输出端CR和第一像素信号输出端OT1均可以通过第一输出时钟信号端CLKD放电，从而完成移位信号输出端CR和第一像素信号输出端OT1的复位；第二像素信号输出端OT2通过第二输出时钟信号端CLKE放电，从而完成第二像素信号输出端OT2的复位。此时，移位信号输出端CR、第一像素信号输出端OT1和第二像素信号输出端OT2均输出低电平信号，由于第二电容C2的自举作用，上拉节点Q的电位有所降低但仍然保持高电平，第一输出晶体管M13、第二输出晶体管M15和第三输出晶体管M17仍保持导通，第一输出时钟信号端CLKD的低电平输出至移位信号输出端CR和第一像素信号输出端OT1，第二输出时钟信号端CLKE的低电平输出至第二像素信号输出端OT2，由此实现输出端OP的复位。

[0138] 例如，在第四阶段4中，显示复位信号STD(图中未示出)为高电平信号，第十晶体管M10导通，从而第二电压端VGL2的第二电压被写入上拉节点Q，以对上拉节点Q进行复位。上拉节点Q的电平变为低电平，从而第五晶体管M5截止，第三电压VDD_A为高电平信号，第四电压VDD_B为低电平信号，由此，第六晶体管M6截止，第七晶体管M7导通，从而第四电压VDD_B经由第七晶体管M7被写入下拉节点QB，下拉节点QB被上拉为高电平，从而第一下拉晶体管M19导通，以进一步对上拉节点Q进行降噪。第二下拉晶体管M14、第三下拉晶体管M16和第四下拉晶体管M18也在下拉节点QB的高电平的控制下导通，从而对移位信号输出端CR、第一像素信号输出端OT1和第二像素信号输出端OT2进行降噪。

[0139] 例如，在上述第一阶段1至第四阶段4中，由于第一时钟信号CLKA一直保持低电平，第三晶体管M3处于截止状态，从而隔离上拉控制节点H和上拉节点Q，以避免上拉控制节点H的电平影响显示时段的输出信号。如图8所示，上拉节点Q的电平呈塔状波形，移位信号输出端CR的输出信号的上拉和复位都通过第一输出晶体管M13实现，第一像素信号输出端OT1的输出信号的上拉和复位都通过第二输出晶体管M15实现，第二像素信号输出端OT2的输出信号的上拉和复位都通过第三输出晶体管M17实现，第二下拉晶体管M14对移位信号输出端CR的输出信号起辅助下拉的作用，第三下拉晶体管M16对第一像素信号输出端OT1的输出信号起辅助下拉的作用，第四下拉晶体管M18对第二像素信号输出端OT2的输出信号起辅助下拉的作用，因此可以减小第二下拉晶体管M14、第三下拉晶体管M16和第四下拉晶体管M18的体积，有利于减小电路版图的面积。

[0140] 例如，在消隐时段BL，在第五阶段5，由于第一电容C1的保持作用，上拉控制节点H仍然保持为高电平，同时，第一时钟信号CLKA为高电平信号，第三晶体管M3导通。消隐上拉信号经由第三晶体管M3对上拉节点Q进行充电，将上拉节点Q上拉至高电位。第五晶体管M5在上拉节点Q的控制下导通，下拉节点QB被下拉至低电平。由于上拉节点Q的电平为高电平，第一输出晶体管M13、第二输出晶体管M15和第三输出晶体管M17均导通，第一输出时钟信号CLKD经由第一输出晶体管M13和第二输出晶体管M15被分别输出至移位信号输出端CR和第一像素信号输出端OT1，第二输出时钟信号CLKE经由第三输出晶体管M17被输出至第二像素信号输出端OT2。但由于第一输出时钟信号CLKD和第二输出时钟信号CLKE均为低电平信号，即移位信号输出端CR、第一像素信号输出端OT1和第二像素信号输出端OT2均输出低电平信号。

[0141] 例如，在第六阶段6，第一时钟信号CLKA变为低电平，第三晶体管M3截止，从而上拉节点Q不会通过第三晶体管M3漏电。上拉节点Q保持为高电平，第一输出晶体管M13、第二输出晶体管M15和第三输出晶体管M17保持导通，第一输出时钟信号CLKD变为高电平，由此移位信号输出端CR和第一像素信号输出端OT1均输出高电平信号，由于第二电容C2的自举效应，上拉节点Q的电位进一步被拉高，第一输出晶体管M13、第二输出晶体管M15和第三输出晶体管M17更加充分导通。例如，第一像素信号输出端OT1输出的信号可以用于驱动显示面板中子像素单元中的感测晶体管，以实现外部补偿。由于第二输出时钟信号CLKE输出脉冲信号，从而第二像素信号输出端OT2也输出脉冲信号。需要说明的是，在第六阶段6，第二像素信号输出端OT2输出的信号可以根据实际应用设计，本公开对此不作限制。

[0142] 例如，在第七阶段7，第一输出时钟信号CLKD和第二输出时钟信号CLKE变为低电平，移位信号输出端CR和第一像素信号输出端OT1均可以通过第一输出时钟信号端CLKD放电，从而完成移位信号输出端CR和第一像素信号输出端OT1的复位；第二像素信号输出端OT2通过第二输出时钟信号端CLKE放电，从而完成第二像素信号输出端OT2的复位。此时，移位信号输出端CR、第一像素信号输出端OT1和第二像素信号输出端OT2均输出低电平信号，由于第二电容C2的自举作用，上拉节点Q的电位有所降低但仍然保持高电平，第一输出晶体管M13、第二输出晶体管M15和第三输出晶体管M17仍保持导通，第一输出时钟信号端CLKD的低电平输出至移位信号输出端CR和第一像素信号输出端OT1，第二输出时钟信号端CLKE的低电平输出至第二像素信号输出端OT2，由此实现输出端OP的复位。

[0143] 例如，在第八阶段8，消隐复位信号TR和第一时钟信号CLKA为高电平，第九晶体管M9导通，第二电压端VGL1的第二电压经由第九晶体管M9被写入上拉节点Q，以对上拉节点Q进行复位，第三晶体管M3也导通，第二电压端VGL1的第二电压经由第九晶体管M9和第三晶体管M3被写入上拉控制节点H，由此上拉控制节点H也被复位。这样可以使上拉控制节点H保持为高电平的时间较短，以降低与上拉控制节点H连接的晶体管阈值电压漂移(例如正漂)的风险，有助于提高该电路的信赖性。

[0144] 需要说明的是，上述关于显示时段DS和消隐时段BL的工作过程的描述中，以移位寄存器单元包括两个像素信号输出端(即，第一像素信号输出端OT1和第二像素信号输出端OT2)为例，但不限于此，该移位寄存器单元可以仅包括一个像素信号输出端(例如，第一像素信号输出端OT1)。当该移位寄存器单元可以仅包括第一像素信号输出端OT1时，移位寄存器单元的工作过程与上述工作过程相似，只要省略关于第二像素信号输出端OT2的相关描述即可，在此不再赘述。

[0145] 值得注意的是，在本公开的实施例中，例如，当各个电路实现为N型晶体管时，术语“上拉”表示对一个节点或一个晶体管的一个电极进行充电，以使得该节点或该电极的电平的绝对值升高，从而实现相应晶体管的操作(例如导通)；“下拉”表示对一个节点或一个晶体管的一个电极进行放电，以使得该节点或该电极的电平的绝对值降低，从而实现相应晶体管的操作(例如截止)。术语“工作电位”表示该节点处于高电位，从而当一个晶体管的栅极连接到该节点时，该晶体管导通；术语“非工作电位”表示该节点处于低电位，从而当一个晶体管的栅极连接到该节点时，该晶体管截止。又例如，当各个电路实现为P型晶体管时，术语“上拉”表示对一个节点或一个晶体管的一个电极进行放电，以使得该节点或该电极的电平的绝对值降低，从而实现相应晶体管的操作(例如导通)；“下拉”表示对一个节点或一个晶体管的一个电极进行充电，以使得该节点或该电极的电平的绝对值升高，从而实现相应晶体管的操作(例如截止)。术语“工作电位”表示该节点处于低电位，从而当一个晶体管的栅极连接到该节点时，该晶体管导通；术语“非工作电位”表示该节点处于高电位，从而当一个晶体管的栅极连接到该节点时，该晶体管截止。

[0146] 本公开至少一实施例还提供一种栅极驱动电路。该栅极驱动电路包括本公开任一实施例所述的移位寄存器单元。该栅极驱动电路的电路结构简单，可以实现随机补偿，避免由于逐行顺序补偿造成的扫描线和面板的亮度偏差，提高显示均匀性，提升显示效果。

[0147] 图9为本公开一实施例提供的一种栅极驱动电路的示意框图；图10A为本公开一实施例提供的一种消隐输入电路和显示输入电路的电路结构图；图10B为本公开一实施例提供的另一种消隐输入电路和显示输入电路的电路结构图；图10C为本公开又一实施例提供的一种消隐输入电路和显示输入电路的电路结构图；图10D为本公开又一实施例提供的一种消隐输入电路和显示输入电路的电路结构图；图10E为本公开一实施例提供的再一种消隐输入电路和显示输入电路的电路结构图。

[0148] 例如，如图9所示，该栅极驱动电路20包括多个级联的移位寄存器单元(例如，A1、A2、A3、A4等)。多个移位寄存器单元的数量不受限制，可以根据实际需求而定。例如，移位寄存器单元采用本公开任一实施例所述的移位寄存器单元10。例如，在栅极驱动电路20中，可以部分或全部移位寄存器单元采用本公开任一实施例所述的移位寄存器单元10。例如，该栅极驱动电路20可以采用与薄膜晶体管同样制程的工艺直接集成在显示装置的阵列基板上，以实现逐行扫描驱动功能。这些移位寄存器单元的第一像素信号输出端OT1分别与多条第一栅线(例如，G11、G21、G31、G41等)一一对应连接；这些移位寄存器单元的第二像素信号输出端OT2分别与多条第二栅线(例如，G12、G22、G32、G42等)一一对应连接。

[0149] 例如，每个移位寄存器单元包括显示输入信号端STU2、第一时钟信号端CLKA(即消隐输入信号端STU1)、第一补偿控制信号端OE1、第二补偿控制信号端OE2、第一输出时钟信号端CLKD、第二输出时钟信号端CLKE、显示复位信号端STD、移位信号输出端CR、第一像素信号输出端OT1和第二像素信号输出端OT2等。

[0150] 例如，如图9所示，栅极驱动电路20还包括第一子时钟信号线CLK_1、第二子时钟信号线CLK_2、第三子时钟信号线CLK_3和第四子时钟信号线CLK_4。各级移位寄存器单元与上述各子时钟信号线的连接方式如下并以此类推。

[0151] 例如，如图9所示，第4n1-3级移位寄存器单元(例如，第一级移位寄存器单元A1)的第一输出时钟信号端CLKD与第一子时钟信号线CLK_1连接；第4n1-2级移位寄存器单元(例如，第二级移位寄存器单元A2)的第一输出时钟信号端CLKD与第二子时钟信号线CLK_2连接；第4n1-1级移位寄存器单元(例如，第三级移位寄存器单元A3)的第一输出时钟信号端CLKD与第三子时钟信号线CLK_3连接；第4n1级移位寄存器单元(例如，第四级移位寄存器单元A4)的第一输出时钟信号端CLKD与第四子时钟信号线CLK_4连接；n1为大于0的整数。

[0152] 例如，如图9所示，栅极驱动电路20还包括第五子时钟信号线CLK_5、第六子时钟信号线CLK_6、第七子时钟信号线CLK_7、第八子时钟信号线CLK_8。各级移位寄存器单元与上述各子时钟信号线的连接方式如下并以此类推。

[0153] 例如，如图9所示，第4n1-3级移位寄存器单元(例如，第一级移位寄存器单元A1)的第二输出时钟信号端CLKE与第五子时钟信号线CLK_5连接；第4n1-2级移位寄存器单元(例如，第二级移位寄存器单元A2)的第二输出时钟信号端CLKE与第六子时钟信号线CLK_6连接；第4n1-1级移位寄存器单元(例如，第三级移位寄存器单元A3)的第二输出时钟信号端CLKE与第七子时钟信号线CLK_7连接；第4n1级移位寄存器单元(例如，第四级移位寄存器单元A4)的第二输出时钟信号端CLKE与第八子时钟信号线CLK_8连接。

[0154] 例如，如图9所示，栅极驱动电路20还包括消隐输入时钟信号线CLK_9，消隐输入时钟信号线CLK_9被配置为与各级移位寄存器单元(例如，第一级移位寄存器单元A1、第二级移位寄存器单元A2、第三级移位寄存器单元A3和第四级移位寄存器单元A4)的第一时钟信号端CLKA(即消隐输入信号端STU1)连接。

[0155] 例如，如图9、图10A-图10E所示，在一些示例中，每级移位寄存器单元的消隐输入信号端STU1连接第一时钟信号端CLKA，即第一时钟信号端CLKA等同于每级移位寄存器单元的消隐输入信号端STU1。除最后三级移位寄存器单元以外，第n2级移位寄存器单元10(例如，第一级移位寄存器单元A1)的显示复位信号端STD与第n2+3级移位寄存器单元10(例如，第四级移位寄存器单元A4)的移位信号输出端CR连接。例如，当该栅极驱动电路20仅包括四个移位寄存器单元时，第二级移位寄存器单元A2的显示复位信号端STD、第三级移位寄存器单元A3的显示复位信号端STD、第四级移位寄存器单元A4的显示复位信号端STD可以与单独设置复位信号线连接。除了第一级移位寄存器单元A1和第二级移位寄存器单元A2外，第n2+2级移位寄存器单元(例如，第三级移位寄存器单元A3)的显示输入信号端STU2和第n2级移位寄存器单元(例如，第一级移位寄存器单元A1)的移位信号输出端CR连接，n2为大于0的整数。例如，第一级移位寄存器单元A1的显示输入信号端STU2以及第二级移位寄存器单元A2的显示输入信号端STU2均连接输入信号线STU，例如接收触发信号STV。

[0156] 例如，如图9和图10A所示，每级移位寄存器单元的第一补偿控制信号端OE1接收外部随机信号，第n2级移位寄存器单元(例如，第一级移位寄存器单元A1)的第二补偿控制信号端OE2连接第n2级移位寄存器单元(例如，第一级移位寄存器单元A1)的移位信号输出端CR，即第n2级移位寄存器单元的移位信号输出端输出的信号作为第n2级移位寄存器单元的第二补偿控制信号。除了第一级移位寄存器单元A1和第二级移位寄存器单元A2外，第n2+2级移位寄存器单元(例如，第三级移位寄存器单元A3)的显示输入信号端STU2和第n2级移位寄存器单元(例如，第一级移位寄存器单元A1)的移位信号输出端CR连接，n2为大于0的整数。

[0157] 例如，如图10B所示，在一些示例中，每级移位寄存器单元的第一补偿控制信号端OE1接收外部随机信号，除了第一级移位寄存器单元A1和第二级移位寄存器单元A2外，第n2+2级移位寄存器单元(例如，第三级移位寄存器单元A3)的第二补偿控制信号端OE2连接第n2级移位寄存器单元(例如，第一级移位寄存器单元A1)的移位信号输出端CR，即第n2级移位寄存器单元的移位信号输出端输出的信号作为第n2+2级移位寄存器单元的第二补偿控制信号。

[0158] 例如，如图10C所示，在一些示例中，每级移位寄存器单元的第一补偿控制信号端OE1接收外部随机信号，除了最后三级移位寄存器单元之外，第n2+3级移位寄存器单元(例如，第四级移位寄存器单元A4)的移位信号输出端CR连接第n2级移位寄存器单元(例如，第一级移位寄存器单元A1)的第二补偿控制信号端OE2，即第n2+3级移位寄存器单元的移位信号输出端输出的信号作为第n2级移位寄存器单元的第二补偿控制信号。

[0159] 例如，如图10D所示，在一些示例中，每级移位寄存器单元的第二补偿控制信号端OE2接收外部随机信号，除了第一级移位寄存器单元A1和第二级移位寄存器单元A2外，第n2+2级移位寄存器单元(例如，第三级移位寄存器单元A3)的第一补偿控制信号端OE1连接第n2级移位寄存器单元(例如，第一级移位寄存器单元A1)的移位信号输出端CR，即第n2级移位寄存器单元的移位信号输出端输出的信号作为第n2+2级移位寄存器单元的第一补偿控制信号。

[0160] 例如，如图10E所示，在一些示例中，除了第一级移位寄存器单元A1和第二级移位寄存器单元A2外，第n2级移位寄存器单元(例如，第一级移位寄存器单元A1)的移位信号输出端CR连接第n2+2级移位寄存器单元(例如，第三级移位寄存器单元A3)的第二补偿控制信号端OE2，即第n2级移位寄存器单元的移位信号输出端输出的信号作为所述第n2+2级移位寄存器单元的第二补偿控制信号。第n2级移位寄存器单元(例如，第一级移位寄存器单元A1)的移位信号输出端CR连接第n2+2级移位寄存器单元(例如，第三级移位寄存器单元A3)的消隐上拉信号端BP和显示上拉信号端DP，即第n2级移位寄存器单元的移位信号输出端输出的信号还作为第n2+2级移位寄存器单元的消隐上拉信号和显示上拉信号。

[0161] 例如，如图10E所示，当第n2级移位寄存器单元的移位信号输出端CR连接第n2+2级移位寄存器单元的消隐上拉信号端BP时，每个移位寄存器单元还可以包括第二防漏电电路，第二防漏电电路可以包括第五防漏电晶体管M4b和第六防漏电晶体管M21。第二防漏电电路被配置为在上拉节点Q为高电平时，防止上拉节点Q处的电荷经由第四晶体管M4a漏电。第五防漏电晶体管M4b的栅极连接到第四晶体管M4a的栅极(即，第n2+2级移位寄存器单元的第五防漏电晶体管M4b的栅极连接到第n2级移位寄存器单元的移位信号输出端CR)，第五防漏电晶体管M4b的第一极连接到第四晶体管M4a的第二极，第五防漏电晶体管M4b的第二极连接到上拉节点Q。第六防漏电晶体管M21的栅极连接到上拉节点Q，第六防漏电晶体管M21的第一极连接到第六电压端VDD，第六防漏电晶体管M21的第二极连接到第五防漏电晶体管M4b的第一极。类似地，利用第二防漏电电路进行防漏电的原理与利用第一防漏电电路防漏电的原理类似，此处不再赘述。

[0162] 例如，栅极驱动电路20还可以包括时序控制器T-CON，时序控制器T-CON例如配置为向各级移位寄存器单元提供上述各个时钟信号，时序控制器T-CON还可以被配置为提供触发信号和复位信号。需要说明的是，时序控制器T-CON提供的多个时钟信号彼此之间的相位关系可以根据实际需求而定。在不同的示例中，根据不同的配置，还可以提供更多的时钟信号。例如，该栅极驱动电路20还包括多条电压线，以向各级移位寄存器单元提供多个电压信号。

[0163] 例如，当采用该栅极驱动电路20驱动显示面板时，可以将该栅极驱动电路20设置于显示面板的一侧。当然，还可以分别在显示面板的两侧设置该栅极驱动电路20，以实现双边驱动，本公开的实施例对栅极驱动电路20的设置方式不作限制。例如，可以在显示面板的一侧设置栅极驱动电路20以用于驱动奇数行栅线，而在显示面板的另一侧设置栅极驱动电路20以用于驱动偶数行栅线。

[0164] 图11为本公开一实施例提供的一种栅极驱动电路的信号时序图，该信号时序图为图9中所示的栅极驱动电路20的时序，该栅极驱动电路20中的移位寄存器单元为图6A中所示的移位寄存器单元10。栅极驱动电路20的工作原理可参考本公开的实施例中对于移位寄存器单元10的相应描述，重复之处不再赘述。

[0165] 需要说明的是，在图11中，Q<5>和Q<6>分别表示栅极驱动电路20中第五级和第六级移位寄存器单元中上拉节点Q。OT1<5>和OT2<5>分别表示栅极驱动电路20中的第五级移位寄存器单元中第一像素信号输出端OT1和第二像素信号输出端OT2，OT1<6>和OT2<6>分别表示栅极驱动电路20中的第六级移位寄存器单元中第一像素信号输出端OT1和第二像素信号输出端OT2。MF表示第M帧，M为正整数。DS表示一帧中的显示时段，BL表示一帧中的消隐时段。需要说明的是，由于每一级移位寄存器单元中的第一像素信号输出端OT1和移位信号输出端CR的电位相同，所以在图11中未示出移位信号输出端CR。值得注意的是，图8和图11所示的信号时序图中的信号电平只是示意性的，不代表真实电平值。

[0166] 例如，在显示时段DS，移位寄存器单元10向多行栅线逐行输出扫描驱动信号，直至向最后一行栅线输出扫描驱动信号后完成一帧的显示。例如，在第M帧中，第n行子像素单元需要进行检测补偿，第n行子像素单元与第n级移位寄存器单元10的输出端连接，从而在消隐时段BL，第n级移位寄存器单元10的第一像素信号输出端OT1输出高电平信号，以对第n行子像素单元进行检测。

[0167] 例如，如图9、图10A和图11所示，若在第M帧内，需要对第五行子像素单元进行检测，第五行子像素单元与第五级移位寄存器单元对应。在第M帧内，外部控制电路将第五级移位寄存器单元的移位信号输出端CR输出的信号输出至每级移位寄存器单元的第一补偿控制信号端OE1，即外部控制电路第一补偿控制信号与第五级移位寄存器单元的移位信号输出端CR输出的信号的波形脉冲宽度相同。由于在图9和图10A所示的示例中，第n2级移位寄存器单元的第二补偿控制信号端OE2连接第n2级移位寄存器单元的移位信号输出端CR，由此，在显示时段DS的第2阶段，当第五级移位寄存器单元的移位信号输出端CR输出高电平信号时，如图6A所示，第五级移位寄存器单元的充电子电路110中的第一晶体管M1和第二晶体管M2均导通，由此，第六电压端VDD提供的第六电压被写入第五级移位寄存器单元的上拉控制节点H，以将第五级移位寄存器单元的上拉控制节点H拉高至高电平。

[0168] 例如，如图11所示，第一子时钟信号CLK_1、第二子时钟信号CLK_2、第三子时钟信号CLK_3和第四子时钟信号CLK_4在一帧的显示时段内的波形依次重叠有效脉宽的50％，第一至第四级移位寄存器单元A1-A4的第一像素信号输出端OT1的输出信号OT1<1>、OT1<2>、OT1<3>和OT1<4>在一帧的显示时段内的波形依次重叠有效脉宽的50％。第五子时钟信号线CLK_5、第六子时钟信号线CLK_6、第七子时钟信号线CLK_7、第八子时钟信号线CLK_8在一帧的显示时段内的波形也依次重叠有效脉宽的50％，第一至第四级移位寄存器单元A1-A4的第二像素信号输出端OT2的输出信号OT2<1>、OT2<2>、OT2<3>和OT2<4>在一帧的显示时段内的波形也依次重叠有效脉宽的50％。该栅极驱动电路20在显示时段内的输出信号的波形有重叠，因此可以实现预充电功能，提高充电效率，可缩短像素电路的整体充电时间(即一帧中的显示时段的时间)，有利于实现高刷新率。此时，显示面板上的位于奇数行的像素和位于偶数行的像素可以分别连接不同的数据线，从而在相邻两行像素单元同时被充电时，相邻两行像素单元可以分别接收对应的数据信号。

[0169] 需要说明的是，本公开的各实施例中，栅极驱动电路20不局限于图9中描述的级联方式，可以为任意适用的级联方式。当级联方式或时钟信号改变时，第一至第四级移位寄存器单元A1-A4的第一像素信号输出端OT1的输出信号OT1<1>、OT1<2>、OT1<3>和OT1<4>在显示时段内的波形重叠部分也会相应变化，第一至第四级移位寄存器单元A1-A4的第二像素信号输出端OT2的输出信号OT2<1>、OT2<2>、OT2<3>和OT2<4>在显示时段内的波形重叠部分也会相应变化，例如重叠33％或0％(即不重叠)，以满足多种应用需求。

[0170] 例如，如图11所示，由于第五级移位寄存器单元的第一像素信号输出端OT1输出的信号的波形和第六级移位寄存器单元的第一像素信号输出端OT1输出的信号的波形有重叠，由此，在第二阶段2，在对第五级移位寄存器单元的上拉控制节点H进行充电的过程中，当第六级移位寄存器单元的移位信号输出端CR输出高电平信号时，第六级移位寄存器单元的充电子电路110中的第一晶体管M1和第二晶体管M2也均导通，由此，第六电压端VDD提供的第六电压被写入第六级移位寄存器单元的上拉控制节点H，以将第六级移位寄存器单元的上拉控制节点H拉高至高电平。在第一补偿控制信号为低电平时，第五级移位寄存器单元的上拉控制节点H和第六级移位寄存器单元的上拉控制节点H的电位可以能够一直保持至消隐时段BL。

[0171] 例如，如图6A和图11所示，在消隐时段BL的第5阶段，第一时钟信号CLKA为高电平信号，从而所有级移位寄存器单元的第三晶体管M3导通，由于第五级移位寄存器单元的上拉控制节点H和第六级移位寄存器单元的上拉控制节点H均为高电平，由此，第五级移位寄存器单元的上拉节点Q和第六级移位寄存器单元的上拉节点Q被充电至高电平。

[0172] 例如，在消隐时段BL的第6阶段，与第五级移位寄存器单元连接的第一子时钟信号CLK_1(用于提供第一输出时钟信号线CLKD)提供高电平信号，与第五级移位寄存器单元连接的第五子时钟信号线CLK_5(用于提供第二输出时钟信号CLKE)提供脉冲信号，由此，第五级移位寄存器单元的第一像素信号输出端OT1输出高电平信号，第五级移位寄存器单元的第二像素信号输出端OT2输出脉冲信号。由此，在第M帧时段内，可以实现对第五行子像素单元进行检测。

[0173] 而与第六级移位寄存器单元连接的第二子时钟信号线CLK_2(用于提供第一输出时钟信号CLKD)提供低电平信号，与第六级移位寄存器单元连接的第六子时钟信号线CLK_6(用于提供第二输出时钟信号CLKE)也提供低电平信号，由此第六级移位寄存器单元的第一像素信号输出端OT1和第二像素信号输出端OT2均输出低电平信号。由此，在第M帧时段内，不会对第六行子像素单元(其与第六级移位寄存器单元对应)进行检测。

[0174] 需要说明的是，在进行随机检测补偿时，若需要对第W行子像素进行检测，第W行子像素对应第W级移位寄存器单元，则每级移位寄存器单元的第一补偿控制信号可以根据第W级移位寄存器单元的第二补偿控制信号而变化，以保证第W级移位寄存器单元的第二晶体管M2导通时，第W级移位寄存器单元的第一晶体管M1也同时导通。例如，W为正整数。例如，在图10B所示的示例中，当需要对第五行子像素单元进行检测，由于第n2+2级移位寄存器单元的第二补偿控制信号端OE2连接第n2级移位寄存器单元的移位信号输出端CR，则外部控制电路将第三级移位寄存器单元的移位信号输出端CR输出的信号输出至每级移位寄存器单元的第一补偿控制信号端OE1。又例如，在图10C所示的示例中，当需要对第五行子像素单元进行检测，由于第n2+3级移位寄存器单元的移位信号输出端CR连接第n2级移位寄存器单元的第二补偿控制信号端OE2，则外部控制电路将第八级移位寄存器单元的移位信号输出端CR输出的信号输出至每级移位寄存器单元的第一补偿控制信号端OE1。

[0175] 例如，显示时段DS和消隐时段BL中其他阶段的相关描述可以参考上述移位寄存器单元中对显示时段DS和消隐时段BL中其他阶段的详细说明，重复之处在此不再赘述。

[0176] 图12为本公开一实施例提供的一种显示装置的示意框图。例如，如图12所示，显示装置30包括栅极驱动电路20，该栅极驱动电路20包括本公开任一实施例所述的栅极驱动电路。

[0177] 例如，显示装置30可以为OLED显示面板、OLED电视、OLED显示器等，也可以为其他适用的具有显示功能的产品或部件，本公开的实施例对此不作限制。显示装置30的技术效果可以参考上述实施例中关于移位寄存器单元10和栅极驱动电路20的相应描述，这里不再赘述。

[0178] 例如，本实施例中的显示装置30可以为：液晶面板、液晶电视、显示器、OLED面板、OLED电视、电子纸显示装置、手机、平板电脑、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。

[0179] 例如，在一个示例中，显示装置30包括显示面板3000、栅极驱动器3010、定时控制器3020和数据驱动器3030。显示面板3000包括多个像素单元P，多个像素单元P由多条栅线GL和多条数据线DL交叉限定。栅极驱动器3010用于驱动多条栅线GL；数据驱动器3030用于驱动多条数据线DL；定时控制器3020用于处理从显示装置30外部输入的图像数据RGB，向数据驱动器3030提供处理的图像数据RGB以及向栅极驱动器3010和数据驱动器3030输出扫描控制信号GCS和数据控制信号DCS，以对栅极驱动器3010和数据驱动器3030进行控制。

[0180] 例如，栅极驱动器3010包括上述任一实施例中提供的栅极驱动电路20。栅极驱动电路20中的多个移位寄存器单元10的第一像素信号输出端OT1与多条栅线GL对应连接。栅极驱动电路20中的各级移位寄存器单元10的第一像素信号输出端OT1依序输出扫描驱动信号到多条栅线GL，以使显示面板3000中的多行像素单元P在显示时段实现逐行扫描，并在消隐时段实现随机补偿检测。例如，栅极驱动器3010可以实现为半导体芯片，也可以集成在显示面板3000中以构成GOA电路。

[0181] 例如，数据驱动器3030向多条数据线DL提供转换的数据信号。例如，数据驱动器3030可以实现为半导体芯片。

[0182] 例如，定时控制器3020对外部输入的图像数据RGB进行处理以匹配显示面板3000的大小和分辨率，然后向数据驱动器3030提供处理后的图像数据。定时控制器3020使用从显示装置30外部输入的同步信号(例如点时钟DCLK、数据使能信号DE、水平同步信号Hsync以及垂直同步信号Vsync)产生多条扫描控制信号GCS和多条数据控制信号DCS。定时控制器3020分别向栅极驱动器3010和数据驱动器3030提供产生的扫描控制信号GCS和数据控制信号DCS，以用于栅极驱动器3010和数据驱动器3030的控制。

[0183] 需要说明的是，显示装置30还可以包括其他部件，例如信号解码电路、电压转换电路等，这些部件例如可以采用已有的常规部件，这里不再详述。

[0184] 本公开至少一实施例还提供一种移位寄存器单元的驱动方法，可以用于驱动本公开任一实施例提供的移位寄存器单元。

[0185] 图13为本公开一实施例提供的一种移位寄存器单元的驱动方法的流程图。驱动方法可以包括用于一帧的显示时段和消影时段。如图13所示，驱动方法可以包括如下操作：

[0186] 在一帧的显示时段，包括：

[0187] S10：第一上拉阶段，响应于显示输入信号，通过显示输入电路将显示上拉信号输入到上拉节点；

[0188] S11：第一输出阶段，在上拉节点的电平的控制下，通过输出电路将复合输出信号输出至输出端；

[0189] S12：充电阶段，响应于第一补偿控制信号和第二补偿控制信号，通过充电子电路将消隐上拉信号输入到上拉控制节点；

[0190] 在一帧的消隐时段，包括：

[0191] S20：第二上拉阶段，响应于消隐输入信号，通过消隐输入电路将消隐上拉信号输入到上拉节点；

[0192] S21：第二输出阶段，在上拉节点的电平的控制下，通过输出电路将复合输出信号输出至输出端。

[0193] 例如，在一个示例中，在移位寄存器单元10包括第三下拉控制电路700的情形下，步骤S10还包括：响应于显示下拉控制信号通过第三下拉控制电路下拉节点的电平进行控制，以将下拉节点的电平下拉至非工作电位。

[0194] 例如，在一些示例中，输出端包括移位信号输出端和第一像素信号输出端，输出电路包括第一输出晶体管和第二输出晶体管。步骤S11可以包括：在上拉节点的电平的控制下，经由第一输出晶体管将显示移位信号传输至移位信号输出端，经由第二输出晶体管将显示输出信号传输至第一像素信号输出端。复合输出信号包括显示输出信号和显示移位信号。例如，显示输出信号可以用于驱动显示面板中的子像素单元进行显示。

[0195] 需要说明的是，步骤S11和步骤S12并没有先后顺序，步骤S12可以在步骤S11之前执行；步骤S12可以在步骤S11之后执行；步骤S12和步骤S11可以同时执行。

[0196] 例如，在另一个示例中，在移位寄存器单元10包括第二下拉控制电路600的情形下，步骤S20还包括：响应于消隐下拉控制信号对下拉节点的电平进行控制，以将下拉节点的电平下拉至非工作电位。

[0197] 例如，在一些示例中，步骤S21可以包括：在上拉节点的电平的控制下，经由第一输出晶体管将消隐移位信号传输至移位信号输出端，经由第二输出晶体管将消隐输出信号传输至第一像素信号输出端。复合输出信号包括消隐输出信号和消隐移位信号。例如，消隐输出信号可以用于驱动显示面板中的子像素单元进行外部补偿。

[0198] 需要说明的是，在上述移位寄存器单元的实施例中，第一输出信号可以包括显示移位信号和消隐移位信号，第二输出信号包括显示输出信号和消隐输出信号。如图8所示，显示输出信号可以为在显示时段由第一像素信号输出端输出的信号，显示移位信号可以为在显示时段由移位信号输出端输出的信号，显示移位信号和显示输出信号可以相同，显示输出信号例如可以为脉冲信号；消隐输出信号可以为在消隐时段由第一像素信号输出端输出的信号，消隐移位信号可以为在消隐时段由移位信号输出端输出的信号，消隐移位信号和消隐输出信号也可以相同，消隐输出信号例如可以为高电平信号。

[0199] 例如，在显示时段，在步骤S12之后，驱动方法还可以包括：显示复位阶段，在显示复位信号的控制下，对上拉节点进行复位；在下拉节点的电平的控制下，通过下拉电路对上拉节点、移位信号输出端、第一像素信号输出端和第二像素信号输出端进行降噪。

[0200] 例如，在消隐时段，在步骤S21之后，驱动方法还可以包括：在消隐复位信号和消隐输入信号的控制下，对上拉节点和上拉控制节点进行复位。

[0201] 需要说明的是，关于该驱动方法的详细描述以及技术效果可以参考本公开的实施例中对于移位寄存器单元10和栅极驱动电路20的相应描述，这里不再赘述。

[0202] 对于本公开，还有以下几点需要说明：

[0203] (1)本公开实施例附图只涉及到与本公开实施例涉及到的结构，其他结构可参考通常设计。

[0204] (2)在不冲突的情况下，本公开的实施例及实施例中的特征可以相互组合以得到新的实施例。

[0205] 以上所述仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，本公开的保护范围应以所述权利要求的保护范围为准。