本申请公开了一种GOA单元、GOA电路、显示装置及栅极驱动方法。该GOA单元包括：第一输入模块，第一时钟信号的作用下，将第一电平信号与第一节点电压拉齐，第一电平信号为低电平信号；第二输入模块，第一时钟信号的作用下，将第二节点电压与输入信号电压拉齐；第一输出模块，第一节点的作用下，将第二电平信号与栅极驱动信号拉齐，第二电平信号为高电平信号；第二输出模块，第二节点的作用下，将第二节点电压与第二时钟信号电压拉齐，将第二节点进一步拉低，栅极驱动信号为低电平信号；第一储能模块，用于保持第一节点的电压；第二储能模块，用于保持第二节点的电压；调节模块，第二时钟信号的第一个脉冲信号的作用下，将第二电平与第一节点电压拉齐。
1.一种GOA单元，其特征在于，所述GOA单元包括：
第一输入模块，在第一时钟信号的作用下，将第一电平信号与第一节点电压拉齐，所述第一电平信号为低电平信号；
第二输入模块，在所述第一时钟信号的作用下，将第二节点的电压与输入信号电压拉齐；
第一输出模块，在所述第一节点的作用下，将第二电平信号与栅极驱动信号拉齐，所述第二电平信号为高电平信号；
第二输出模块，在所述第二节点的作用下，将第二节点电压与第二时钟信号的电压拉齐，将所述第二节点进一步拉低，使得所述栅极驱动信号为低电平信号；
调节模块，在所述第二时钟信号的第一个脉冲信号的作用下，将所述第二电平与所述第一节点电压拉齐；并在所述第二时钟信号的第二个脉冲信号的作用下，保持所述第一节点和所述第二节点的电压；
其中，所述第一时钟信号与所述第二时钟信号为同一频率不同相位的时钟信号。
2.根据权利要求1所述的GOA单元，其特征在于，所述第一输入模块包括第一晶体管，所述第一晶体管的栅极接收所述第一时钟信号，漏极接收低电平信号，源极连接所述第一节点。
3.根据权利要求2所述的GOA单元，其特征在于，所述第二输入单元包括第二晶体管，所述第二晶体管的栅极接收所述第一时钟信号，漏极连接所述第二节点，源极接收所述输入信号。
4.根据权利要求3所述的GOA单元，其特征在于，所述调节模块包括第三晶体管、第四晶体管、第五晶体管和第六晶体管，所述第三晶体管的栅极连接所述第二节点，漏极接收高电平信号，源极与所述第四晶体管的漏极连接；所述第四晶体管的栅极接收所述第二时钟信号，源极连接所述第一节点；所述第五晶体管的栅极接收所述第二时钟信号，漏极连接所述第六晶体管的源极，源极连接所述第二节点；所述第六晶体管的栅极连接所述第一节点，漏极接收所述高电平信号。
5.根据权利要求3所述的GOA单元，其特征在于，所述调节模块包括第三晶体管、第四晶体管、第五晶体管和第六晶体管，所述第三晶体管的栅极连接所述第二节点，漏极接收所述第一时钟信号，源极与所述第四晶体管的漏极连接；所述第四晶体管的栅极接收所述第二时钟信号，源极连接所述第一节点；所述第五晶体管的栅极接收所述第二时钟信号，漏极连接所述第六晶体管的源极，源极连接所述第二节点；所述第六晶体管的栅极连接所述第一节点，漏极接收所述高电平信号。
6.根据权利要求4或5所述的GOA单元，其特征在于，所述第一输出模块包括第七晶体管，所述第七晶体管的栅极连接所述第一节点，漏极接收所述高电平信号，源极输出所述栅极驱动的高电平信号。
7.根据权利要求6所述的GOA单元，其特征在于，所述第二输出模块包括第八晶体管，所述第八晶体管的栅极连接所述第二节点，源极接收所述第二时钟信号，漏极输出所述栅极驱动的低电平信号。
8.根据权利要求7所述的GOA单元，其特征在于，所述第一储能模块包括第一电容，所述第一电容的第一极连接所述第七晶体管的栅极，第二极连接所述第七晶体管的漏极。
9.根据权利要求8所述的GOA单元，其特征在于，所述第二储能模块包括第二电容，所述第二电容的第一极连接所述第八晶体管的栅极，第二极连接所述第八晶体管的漏极。
10.一种GOA电路，其特征在于，所述GOA电路包括至少两个级联的GOA单元，各所述GOA单元均为权利要求1-9任一所述的GOA单元，其中第一级GOA单元的输入信号为帧起始信号，第n级GOA单元的输入信号为第n-1级GOA单元输出的栅极驱动信号；奇数级的GOA单元的第一时钟信号为CLK1信号，第二时钟信号为CLK2信号，偶数级的GOA单元的第一时钟信号为所述CLK2信号，第二时钟信号为所述CLK1信号，其中所述CLK1信号与所述CLK2信号为同一频率不同相位的时钟信号。
11.一种显示装置，其特征在于，所述显示装置包括如权利要求10所述的GOA电路。
12.一种栅极驱动方法，其特征在于，所述栅极驱动方法包括：
在第一阶段，第一输入模块在第一时钟信号的作用下，将第一节点的电压拉低；第二输入模块在第一时钟信号和输入信号的作用下，将第二节点的电压拉低；第一输出模块在所述第一节点的作用下，输出栅极驱动的高电平信号；
在第二阶段，第二输出模块在第二节点和第二时钟信号的作用下，将所述第二节点的电压进一步拉低，并输出栅极驱动的低电平信号；调节模块在第二时钟信号的第一脉冲信号的作用下，拉高第一节点的电压；
在第三阶段，所述第一输入模块在所述第一时钟信号的作用下，将所述第一节点拉低；
所述第二输入模块在所述第一时钟信号和所述输入信号的作用下，将所述第二节点拉高；
第一输出模块在所述第一节点的作用下，输出栅极驱动的高电平信号；
在第四阶段，调节模块在所述第二时钟信号的第二脉冲信号的作用下，保持所述第一节点和所述第二节点的电压；第一输出模块在所述第一节点的作用下，保持输出栅极驱动的高电平信号。
GOA单元、GOA电路、显示装置及栅极驱动方法
技术领域
[0001] 本公开一般涉及显示技术领域，尤其涉及GOA单元、GOA电路、显示装置及栅极驱动方法。
背景技术
[0002] 近些年来显示器的发展呈现出了高集成度和低成本的发展趋势。其中一项技术就是GOA(Gate Driver on Array,阵列基板行驱动)的量产化的实现。利用GOA技术将栅极开关电路集成在显示面板的阵列基板上，从而可以省掉栅极驱动集成电路部分，以从材料和制作工艺方面降低成本。并且，显示面板可以做到两边对称和窄边框的美观设计。这种利用GOA技术集成在阵列基板上的栅极开关电路称为GOA电路或移位寄存器电路。
[0003] 现有大多GOA电路的栅极驱动信号因内部电路存在漏电现象，其稳定性有待提高。
发明内容
[0004] 鉴于现有技术中的上述缺陷或不足，期望提供一种高稳定性的GOA单元、GOA电路、显示装置及栅极驱动方法。
[0005] 第一方面，提供一种GOA单元，GOA单元包括：
[0006] 第一输入模块，在第一时钟信号的作用下，将第一电平信号与第一节点电压拉齐，第一电平信号为低电平信号；
[0007] 第二输入模块，在第一时钟信号的作用下，将第二节点的电压与输入信号电压拉齐；
[0008] 第一输出模块，在第一节点的作用下，将第二电平信号与栅极驱动信号拉齐，第二电平信号为高电平信号；
[0009] 第二输出模块，在第二节点的作用下，将第二节点电压与第二时钟信号的电压拉齐，将第二节点进一步拉低，使得栅极驱动信号为低电平信号；
[0010] 第一储能模块，用于保持第一节点的电压；
[0011] 第二储能模块，用于保持第二节点的电压；
[0012] 调节模块，在第二时钟信号的第一个脉冲信号的作用下，将第二电平与第一节点电压拉齐；并在第二时钟信号的第二个脉冲信号的作用下，保持第一节点和第二节点的电压；
[0013] 其中，第一时钟信号与第二时钟信号为同一频率不同相位的时钟信号。
[0014] 第二方面，提供一种GOA电路，GOA电路包括至少两个级联的GOA单元，各GOA单元均为本发明各实施例所提供的GOA单元，其中第一级GOA单元的输入信号为帧起始信号，第n级GOA单元的输入信号为第n-1级GOA单元的输出的栅极驱动信号，栅极驱动信号包括栅极驱动的高电平信号和栅极驱动的低电平信号；奇数级的GOA单元的第一时钟信号为CLK1信号，第二时钟信号为CLK2信号，偶数级的GOA单元的第一时钟信号为CLK2信号，第二时钟信号为CLK1信号。
[0015] 第三方面，提供一种显示装置，显示装置包括本发明各实施例所提供的GOA电路。
[0016] 第四方面，提供一种栅极驱动方法，栅极驱动方法包括：
[0017] 在第一阶段，第一输入模块在第一时钟信号的作用下，将第一节点的电压拉低；第二输入模块在第一时钟信号和输入信号的作用下，将第二节点的电压拉低；第一输出模块在第一节点的作用下，输出栅极驱动的高电平信号；
[0018] 在第二阶段，第二输出模块在第二节点和第二时钟信号的作用下，将第二节点的电压进一步拉低，并输出栅极驱动的低电平信号；调节模块在第二时钟信号的第一脉冲信号的作用下，拉高第一节点的电压；
[0019] 在第三阶段，第一输入模块在第一时钟信号的作用下，将第一节点拉低；第二输入模块在第一时钟信号和输入信号的作用下，将第二节点拉高；第一输出模块在第一节点的作用下，输出栅极驱动的高电平信号；
[0020] 在第四阶段，调节模块在第二时钟信号的第二脉冲信号的作用下，保持第一节点和第二节点的电压；第一输出模块在第一节点的作用下，保持输出栅极驱动的高电平信号。根据本申请实施例提供的技术方案，通过在调节模块中增加第三晶体管和第四晶体管，能够解决第一节点的漏电问题，获得提高栅极驱动电压稳定的效果。
附图说明
[0021] 通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本申请的其它特征、目的和优点将会变得更明显：
[0022] 图1示出了根据本申请实施例的GOA单元的示例性结构示意图；
[0023] 图2示出了根据本申请实施例的GOA单元的示例性电路原理图；
[0024] 图3示出了根据本申请实施例的另一GOA单元的示例性电路原理图；
[0025] 图4示出了根据本申请实施例的GOA电路的示例性结构示意图；
[0026] 图5示出了根据本申请实施例的GOA电路的的示例性时序示意图；
[0027] 图6示出了根据本申请实施例的栅极驱动方法的示例性流程图。
具体实施方式
[0028] 下面结合附图和实施例对本申请作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释相关发明，而非对该发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与发明相关的部分。
[0029] 需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本申请。
[0030] 请参考图1，示出了根据本申请实施例的GOA单元的示例性结构示意图。该GOA单元包括：
[0031] 第一输入模块1，在第一时钟信号CK的作用下，将第一电平信号VL与第一节点A电压拉齐，第一电平信号VL为低电平信号；
[0032] 第二输入模块2，在第一时钟信号CK的作用下，将第二节点B的电压与输入信号GI电压拉齐；
[0033] 第一输出模块3，在第一节点A的作用下，将第二电平信号VH与栅极驱动信号GO拉齐，第二电平信号VH为高电平信号；
[0034] 第二输出模块4，在第二节点B的作用下，将第二节点B电压与第二时钟信号CB的电压拉齐，将第二节点B进一步拉低，使得栅极驱动信号GO为低电平信号；
[0035] 第一储能模块5，用于保持第一节点A的电压；
[0036] 第二储能模块6，用于保持第二节点B的电压。
[0037] 调节模块7，在第二时钟信号CB的第一个脉冲信号的作用下，将第二电平VH与第一节点电压A拉齐；并在第二时钟信号CB的第二个脉冲信号的作用下，保持第一节点A和第二节点B的电压；
[0038] 其中，第一时钟信号CK与第二时钟信号CB为同一频率不同相位的时钟信号。
[0039] 图中，该GO信号不仅作为栅极驱动信号同时作为下一级GOA单元的输入信号。GO为栅极驱动信号时包括栅极驱动的高电平信号和栅极驱动的低电平信号。需要说明的是，该第二时钟信号的第一脉冲信号和第二脉冲信号为时间上前后连续的有效时钟信号。例如当第二时钟信号为方波信号并低电平有效时，第一脉冲为其中一有效低电平信号，第二脉冲为时间上紧邻的后一个低电平信号。
[0040] 接着，请参考图2，示出了根据本申请实施例的GOA单元的示例性电路原理图。如图所示，第一输入模块1包括第一晶体管T1，第一晶体管T1的栅极接收第一时钟信号CK，漏极接收低电平信号VL，源极连接第一节点A。
[0041] 第二输入单元包括第二晶体管T2，第二晶体管的栅极接收第一时钟信号CK，漏极连接第二节点B，源极接收输入信号GI。
[0042] 调节模块包括第三晶体管T3、第四晶体管T4、第五晶体管T5和第六晶体管T6，第三晶体管T3的栅极连接第二节点B，漏极接收高电平信号VH，源极与第四晶体管T4的漏极连接；第四晶体管T4的栅极接收第二时钟信号B，源极连接第一节点A；第五晶体管的栅极接收第二时钟信号CB，漏极连接第六晶体管T6的源极、源极连接第二节点B；第六晶体管T6的栅极连接第一节点A，漏极接收高电平信号VH。
[0043] 第一输出模块包括第七晶体管T7，第七晶体管T7的栅极连接第一节点A，漏极接收高电平信号VH、源极输出栅极驱动的高电平信号。
[0044] 第二输出模块包括第八晶体管T8，第八晶体管T8的栅极连接第二节点B，源极接收第二时钟信号CB，漏极输出栅极驱动的低电平信号。
[0045] 针对上述图2的电路，因第二时钟CB的耦合存在诸多毛刺，且第一储能模块存在一定漏电，造成A点漏电，进而输出的栅极驱动信号不够稳定。本发明通过在调节模块中增加晶体管T3和晶体管T4来减少漏电。使得栅极驱动信号GO更加稳定。
[0046] 图3示出了根据本申请实施例的另一GOA单元的示例性电路原理图。如图3所示的GOA单元与图2所示的GOA单元区别仅在于调节模块，调节模块包括第三晶体管T3、第四晶体管T4、第五晶体管T5和第六晶体管T6，第三晶体管T3的栅极连接第二节点B，漏极接收第一时钟信号CK，源极与第四晶体管T4的漏极连接；第四晶体管T4的栅极接收第二时钟信号CB，源极连接第一节点A；第五晶体管T5的栅极接收第二时钟信号CB，漏极连接第六晶体管T6的源极，源极连接第二节点B；第六晶体管T6的栅极连接第一节点A，漏极接收高电平信号VH。
[0047] 在本实施例中，通过晶体管T3的漏极接收第一时钟信号CK能够减少A点的漏电，增强了A点稳定性，进而提高了输出信号GO的稳定性。
[0048] 请参考图4，示出了根据本申请实施例的GOA电路的示例性结构示意图。如图4所示，GOA电路包括至少两个级联的GOA单元100，各GOA单元均为本发明各实施例所提供的GOA单元100，其中第一级GOA单元的输入信号GI为帧起始信号STV，第n级GOA单元的输入信号GI为第n-1级GOA单元的输出的栅极驱动信号Output_n-1，栅极驱动信号包括栅极驱动的高电平信号和栅极驱动的低电平信号；奇数级的GOA单元的第一时钟信号CK为CLK1信号，第二时钟信号CB为CLK2信号，偶数级的GOA单元的第一时钟信号CK为CLK2信号，第二时钟信号CB为CLK1信号，其中CLK1信号与CLK2信号为同一频率不同相位的时钟信号。
[0049] 可见，本发明中GOA单元的输出信号GO既作为下一级GOA单元的输入信号GI，又作为栅极驱动信号。另外，采用两种时钟信号CLK1和CLK2是能够降低时钟信号的占空比。
[0050] 接着，请参考图5，示出了根据本申请实施例的GOA电路的的示例性时序示意图。如图所示，GOA电路的驱动包括4个阶段t1、t2、t3和t4。以下以第一级GOA单元为例说明。
[0051] t1阶段：在输入信号STV的作用下，晶体管T1、晶体管T2、晶体管T3、晶体管T6、晶体管T7和T8导通，晶体管T4、晶体管T5截止。此时第一节点A和第二节点B均为低电位，电容C1和电容C2充电，输出信号Output为高电平。
[0052] t2阶段：在时钟信号CLK2的作用下，晶体管T3、晶体管T4、晶体管T5、晶体管T6导通，晶体管T1、晶体管T2、晶体管T6、晶体管T7截止。此时第一节点A为高电平，第二节点B被进一步拉低电位，输出信号Output为低电平。
[0053] t3阶段：在时钟信号CLK1的作用下，晶体管T1、晶体管T2、晶体管T6、晶体管T7导通，晶体管T3、晶体管T4、晶体管T5、晶体管T8截止。此时第一节点A为低电平，第二节点B为高电位，输出信号Output为高电平。
[0054] t4阶段：在时钟信号CLK2的作用下，晶体管T4、晶体管T5、晶体管T6、晶体管T7导通，晶体管T1、晶体管T2、晶体管T3、晶体管T8截止。此时第一节点A仍为低电平，第二节点B仍为高电位，输出信号Output仍为高电平。
[0055] 本申请实施例还公开一种显示装置，该显示装置包括本申请的实施例中所提供的GOA电路。该显示装置可以为：电子纸、OLED面板、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等具有显示功能的产品或部件。
[0056] 由于本发明实施例提供的显示装置与上述任一种GOA单元具有相同的技术特征，所以能够解决同样的技术问题，产生相同的技术效果。
[0057] 请参考图6，示出了根据本申请实施例的栅极驱动方法的示例性流程图。该驱动方法包括：
[0058] 步骤S101，在第一阶段相当于图5的t1阶段，第一输入模块在第一时钟信号的作用下，将第一节点的电压拉低；第二输入模块在第一时钟信号和输入信号的作用下，将第二节点的电压拉低；第一输出模块在第一节点的作用下，输出栅极驱动的高电平信号；
[0059] 步骤S102，在第二阶段相当于图5的t2阶段，第二输出模块在第二节点和第二时钟信号的作用下，将第二节点的电压进一步拉低，并输出栅极驱动的低电平信号；调节模块在第二时钟信号的第一脉冲信号的作用下，拉高第一节点的电压；
[0060] 步骤S103，在第三阶段相当于图5的t3阶段，第一输入模块在第一时钟信号的作用下，将第一节点拉低；第二输入模块在第一时钟信号和输入信号的作用下，将第二节点拉高；第一输出模块在第一节点的作用下，输出栅极驱动的高电平信号；
[0061] 步骤S104，在第四阶段相当于图5的t4阶段，调节模块在第二时钟信号的第二脉冲信号的作用下，保持第一节点的和第二节点的电压；第一输出模块在第一节点的作用下，保持输出栅极驱动的高电平信号。
[0062] 本实施例中，在步骤S104第一节点和第二节点保持调节的电压值。
[0063] 上述每个阶段与参考图5中的阶段对应，且各晶体管的工作状态也请参考图5部分的说明。
[0064] 附图中的流程图和框图，图示了按照本发明各种实施例的系统、方法和计算机程序产品的可能实现的体系架构、功能和操作。在这点上，流程图或框图中的每个方框可以代表一个模块、程序段、或代码的一部分，所述模块、程序段、或代码的一部分包含一个或多个用于实现规定的逻辑功能的可执行指令。也应当注意，在有些作为替换的实现中，方框中所标注的功能也可以以不同于附图中所标注的顺序发生。例如，两个接连地表示的方框实际上可以基本并行地执行，它们有时也可以按相反的顺序执行，这依所涉及的功能而定。也要注意的是，框图和/或流程图中的每个方框、以及框图和/或流程图中的方框的组合，可以用执行规定的功能或操作的专用的基于硬件的系统来实现，或者可以用专用硬件与计算机指令的组合来实现。
[0065] 以上描述仅为本申请的较佳实施例以及对所运用技术原理的说明。本领域技术人员应当理解，本申请中所涉及的发明范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离所述发明构思的情况下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案。例如上述特征与本申请中公开的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。
