脉冲信号处理电路、显示面板和显示装置

摘要

本发明公开了一种脉冲信号处理电路、显示面板和显示装置，包括：第一输出电路和n个输入控制电路，其中n≥2；各输入控制电路均具有对应的脉冲信号输入端，全部输入控制电路和第一输出电路连接于第一节点；输入控制电路用于在对应的脉冲信号输入端所提供的脉冲信号处于有效电平状态时，将第一电源端提供的第一工作电压写入至第一节点；第一输出电路用于在部分输入控制电路将第一工作电压写入至第一节点时，将有效电平输入端提供的有效电平电压写入至信号输出端；以及，还用于在各输入控制电路均未将第一工作电压写入至第一节点时，将非有效电平输入端提供的非有效电平电压写入至信号输出端。本发明技术方案可实现对脉冲信号的合并。

权利要求

1.一种脉冲信号处理电路，其特征在于，包括：第一输出电路和n个输入控制电路，其中n≥2；各所述输入控制电路均具有对应的脉冲信号输入端，全部所述输入控制电路和所述第一输出电路连接于第一节点；

所述输入控制电路，与第一电源端连接，用于在对应的脉冲信号输入端所提供的脉冲信号处于有效电平状态时，将所述第一电源端提供的第一工作电压写入至第一节点；

所述第一输出电路，与有效电平提供端、非有效电平提供端和信号输出端连接，用于在部分所述输入控制电路将所述第一工作电压写入至所述第一节点时，将所述有效电平提供端提供的有效电平电压写入至所述信号输出端；以及，还用于在各所述输入控制电路均未将所述第一工作电压写入至所述第一节点时，将所述非有效电平提供端提供的非有效电平电压写入至所述信号输出端。

2.根据权利要求1所述的脉冲信号处理电路，其特征在于，所述第一输出电路包括：有效电平输出子电路和非有效电平输出子电路；

所述非有效电平输出子电路，与所述第一节点、第二电源端、所述非有效电平提供端和所述信号输出端连接，用于在各所述输入控制电路均未向所述第一节点写入所述第一工作电压时，将所述第二电源端提供的第二工作电压写入至所述第一节点，以及响应于所述第一节点的电压的控制将所述非有效电平电压写入至所述信号输出端；

所述有效电平输出子电路，与所述有效电平提供端和所述信号输出端连接，用于在部分所述输入控制电路将所述第一工作电压写入至所述第一节点时，将所述有效电平电压写入至所述信号输出端。

3.根据权利要求2所述的脉冲信号处理电路，其特征在于，所述有效电平输出子电路包括：第一晶体管；

所述第一晶体管的控制极与所述有效电平提供端连接，所述第一晶体管的第一极与所述有效电平提供端连接，所述第一晶体管的第二极与所述信号输出端连接。

4.根据权利要求3所述的脉冲信号处理电路，其特征在于，所述有效电平输出子电路还包括：第二晶体管；所述第一晶体管的控制极通过所述第二晶体管与所述有效电平提供端连接；

所述第二晶体管的控制极与所述有效电平提供端连接，所述第二晶体管的第一极与所述有效电平提供端连接，所述第二晶体管的第二极与所述第一晶体管的控制极连接。

5.根据权利要求4所述的脉冲信号处理电路，其特征在于，所述有效电平输出子电路还包括：电容；

所述电容的第一端与所述第一晶体管的控制极连接，所述电容的第二端与所述第一晶体管的第二极连接。

6.根据权利要求2所述的脉冲信号处理电路，其特征在于，所述非有效电平输出子电路包括：第三晶体管和第四晶体管；

所述第三晶体管的控制极与所述第二电源端连接，所述第三晶体管的第一极与所述第二电源端连接，所述第三晶体管的第二极与所述第一节点连接；

所述第四晶体管的控制极与所述第一节点连接，所述第四晶体管的第一极与所述信号输出端连接，所述第四晶体管的第二极与所述非有效电平提供端连接。

7.根据权利要求1所述的脉冲信号处理电路，其特征在于，所述输入控制电路包括：第五晶体管；

所述第五晶体管的控制极与对应的所述脉冲信号输入端连接，所述第五晶体管的第一端与所述第一节点连接，所述第五晶体管的第二端与所述第一电源端连接。

8.根据权利要求1所述的脉冲信号处理电路，其特征在于，所述第一输出电路还用于在全部所述输入控制电路将所述第一工作电压写入至所述第一节点时，将所述有效电平提供端提供的有效电平电压写入至所述信号输出端。

9.根据权利要求1所述的脉冲信号处理电路，其特征在于，还包括：第二输出电路；

所述第二输出电路，与所述非有效电平提供端、所述信号输出端和各所述脉冲信号输入端连接，用于在全部所述脉冲信号输入端所提供的脉冲信号均处于有效电平状态时，将所述非有效电平电压写入至所述信号输出端。

10.根据权利要求9所述的脉冲信号处理电路，其特征在于，所述第二输出电路包括：与所述脉冲信号输入端一一对应的若干个第六晶体管，全部所述第六晶体管串联于所述信号输出端和所述非有效电平提供端之间；

其中，各所述第六晶体管的控制极与对应的所述脉冲信号输入端连接；

位于第一位的所述第六晶体管的第一极与所述信号输出端连接；

除位于第一位的所述第六晶体管外，其他各所述第六晶体管的第一极均与其前一位的所述第六晶体管的第二极连接；

位于最后一位的所述第六晶体管的第二极与所述非有效电平提供端连接。

11.根据权利要求1-10中任一所述的脉冲信号处理电路，其特征在于，所述脉冲信号处理电路中的各晶体管均为N型晶体管；

或者，所述脉冲信号处理电路中的各晶体管均为P型晶体管。

12.一种显示面板，其特征在于，包括：如上述权利要求1-11中任一所述的脉冲信号处理电路。

13.一种显示装置，其特征在于，包括：如上述权利要求12中所述的显示面板。

说明书

脉冲信号处理电路、显示面板和显示装置

技术领域

[0001] 本发明涉及显示技术领域，特别涉及一种脉冲信号处理电路、显示面板和显示装置。

背景技术

[0002] 现有的显示面板主要采用逐行扫描的方式进行驱动。具体地，在对某行栅线进行扫描时，需要通过栅极驱动器向该栅线输出一个单脉冲栅极驱动信号。然而，在有机发光二极管(OLED)显示面板中，考虑到像素补偿问题，需要采用多脉冲栅极驱动信号来对栅线进行驱动。

[0003] 目前，现有的栅极驱动器主要有两种：其一、通过焊接(Bonding)工艺与显示面板固定的栅极驱动芯片(IC)；其二、通过阵列(Array)基板工艺直接形成于阵列基板上的栅极驱动(Gate Driver on Array，简称GOA)电路。

[0004] 采用栅极驱动IC，其虽能输出多脉冲栅极驱动信号，但由于栅极驱动IC所占空间大，不利于显示装置窄边框实现。而采用GOA电路，其虽能有利于显示装置的窄边框设计，但由于GOA电路中的各级移位寄存器只能输出单脉冲信号，因而无法实现对栅线进行多脉冲驱动。

[0005] 因此，提供一种既能有利于显示装置窄边框设计，同时也能实现对栅线进行多脉冲驱动的技术方案，是本领域技术人员亟需解决的技术问题。

发明内容

[0006] 本发明旨在至少解决现有技术中存在的技术问题之一，提出了一种脉冲信号处理电路、显示面板和显示装置。

[0007] 为实现上述目的，本发明提供了一种脉冲信号处理电路，包括：第一输出电路和n个输入控制电路，其中n≥2；各所述输入控制电路均具有对应的脉冲信号输入端，全部所述输入控制电路和所述第一输出电路连接于第一节点；

[0008] 所述输入控制电路，与第一电源端连接，用于在对应的脉冲信号输入端所提供的脉冲信号处于有效电平状态时，将所述第一电源端提供的第一工作电压写入至第一节点；

[0009] 所述第一输出电路，与有效电平提供端、非有效电平提供端和信号输出端连接，用于在部分所述输入控制电路将所述第一工作电压写入至所述第一节点时，将所述有效电平提供端提供的有效电平电压写入至所述信号输出端；以及，还用于在各所述输入控制电路均未将所述第一工作电压写入至所述第一节点时，将所述非有效电平提供端提供的非有效电平电压写入至所述信号输出端。

[0010] 可选地，所述第一输出电路包括：有效电平输出子电路和非有效电平输出子电路；

[0011] 所述非有效电平输出子电路，与所述第一节点、第二电源端、所述非有效电平提供端和所述信号输出端连接，用于在各所述输入控制电路均未向所述第一节点写入所述第一工作电压时，将所述第二电源端提供的第二工作电压写入至所述第一节点，以及响应于所述第一节点的电压的控制将所述非有效电平电压写入至所述信号输出端；

[0012] 所述有效电平输出子电路，与所述有效电平提供端和所述信号输出端连接，用于在部分所述输入控制电路将所述第一工作电压写入至所述第一节点时，将所述有效电平电压写入至所述信号输出端。

[0013] 可选地，所述有效电平输出子电路包括：第一晶体管；

[0014] 所述第一晶体管的控制极与所述有效电平提供端连接，所述第一晶体管的第一极与所述有效电平提供端连接，所述第一晶体管的第二极与所述信号输出端连接。

[0015] 可选地，所述有效电平输出子电路还包括：第二晶体管；所述第一晶体管的控制极通过所述第二晶体管与所述有效电平提供端连接；

[0016] 所述第二晶体管的控制极与所述有效电平提供端连接，所述第二晶体管的第一极与所述有效电平提供端连接，所述第二晶体管的第二极与所述第一晶体管的控制极连接。

[0017] 可选地，所述有效电平输出子电路还包括：电容；

[0018] 所述电容的第一端与所述第一晶体管的控制极连接，所述电容的第二端与所述第一晶体管的第二极连接。

[0019] 可选地，所述非有效电平输出子电路包括：第三晶体管和第四晶体管；

[0020] 所述第三晶体管的控制极与所述第二电源端连接，所述第三晶体管的第一极与所述第二电源端连接，所述第三晶体管的第二极与所述第一节点连接；

[0021] 所述第四晶体管的控制极与所述第一节点连接，所述第四晶体管的第一极与所述信号输出端连接，所述第四晶体管的第二极与所述非有效电平提供端连接。

[0022] 可选地，所述输入控制电路包括：第五晶体管；

[0023] 所述第五晶体管的控制极与对应的所述脉冲信号输入端连接，所述第五晶体管的第一端与所述第一节点连接，所述第五晶体管的第二端与所述第一电源端连接。

[0024] 可选地，所述第一输出电路还用于在全部所述输入控制电路将所述第一工作电压写入至所述第一节点时，将所述有效电平提供端提供的有效电平电压写入至所述信号输出端。

[0025] 可选地，还包括：第二输出电路；

[0026] 所述第二输出电路，与所述非有效电平提供端、所述信号输出端和各所述脉冲信号输入端连接，用于在全部所述脉冲信号输入端所提供的脉冲信号均处于有效电平状态时，将所述非有效电平电压写入至所述信号输出端。

[0027] 可选地，所述第二输出电路包括：与所述脉冲信号输入端一一对应的若干个第六晶体管，全部所述第六晶体管串联于所述信号输出端和所述非有效电平提供端之间；

[0028] 其中，各所述第六晶体管的控制极与对应的所述脉冲信号输入端连接；

[0029] 位于第一位的所述第六晶体管的第一极与所述信号输出端连接；

[0030] 除位于第一位的所述第六晶体管外，其他各所述第六晶体管的第一极均与其前一位的所述第六晶体管的第二极连接；

[0031] 位于最后一位的所述第六晶体管的第二极与所述非有效电平提供端连接。

[0032] 可选地，所述脉冲信号处理电路中的各晶体管均为N型晶体管；

[0033] 或者，所述脉冲信号处理电路中的各晶体管均为P型晶体管。

[0034] 为实现上述目的，本发明还提供了一种显示面板，包括：如上述的脉冲信号处理电路。

[0035] 为实现上述目的，本发明还提供了一种显示装置，包括：如上述的显示面板。

附图说明

[0036] 图1为本发明实施例一提供的一种脉冲信号处理电路的电路结构示意图；

[0037] 图2为本发明实施例二提供的一种脉冲信号处理电路的电路结构示意图；

[0038] 图3为本发明提供的脉冲信号处理电路对两个脉冲信号进行合并处理后输出多脉冲信号的波形示意图；

[0039] 图4为本发明实施三提供的一种脉冲信号处理电路的电路结构示意图；

[0040] 图5为本发明实施例四提供的一种脉冲信号处理电路的电路结构示意图；

[0041] 图6为本发明实施例五提供的一种脉冲信号处理电路的电路结构示意图。

具体实施方式

[0042] 为使本领域的技术人员更好地理解本发明的技术方案，下面结合附图对本发明提供的一种脉冲信号处理电路、显示面板和显示装置进行详细描述。

[0043] 图1为本发明实施例一提供的一种脉冲信号处理电路的电路结构示意图，如图1所示，该脉冲信号处理电路包括：第一输出电路1和n个输入控制电路2，其中n≥2；各输入控制电路2均具有对应的脉冲信号输入端STU1/STU2，全部输入控制电路2和第一输出电路1连接于第一节点N1。

[0044] 输入控制电路2与第一电源端连接；输入控制电路2用于在对应的脉冲信号输入端STU1/STU2所提供的脉冲信号处于有效电平状态时，将第一电源端提供的第一工作电压写入至第一节点N1。

[0045] 第一输出电路1与有效电平提供端、非有效电平提供端和信号输出端OUT连接；第一输出电路1用于在部分输入控制电路2将第一工作电压写入至第一节点N1时，将有效电平提供端提供的有效电平电压写入至信号输出端OUT；以及，还用于在各输入控制电路2均未将第一工作电压写入至第一节点N1时，将非有效电平提供端提供的非有效电平电压写入至信号输出端OUT。

[0046] 需要说明的是，附图1中仅示例性画出了输入控制电路2的数量为2个，脉冲信号输入端STU1/STU2的数量为2个的情况。

[0047] 本发明提供的脉冲信号处理电路具备脉冲合并功能，在将其应用至GOA电路中时，可将GOA电路中的至少两个移位寄存器的输出端OUT分别与脉冲信号电路中的脉冲信号输入端STU1/STU2连接，此时脉冲信号处理电路可将上述至少两个移位寄存器所输出的单脉冲信号进行合并，以输出一个多脉冲栅极驱动信号，从而可对栅线进行多脉冲驱动。与此同时，由于采用GOA电路作为栅极驱动器，因而有利于显示装置窄边框设计。

[0048] 由此可见，将本发明提供的脉冲信号处理电路与现有的GOA电路相结合，既能有利于显示装置窄边框设计，同时也能实现对栅线进行多脉冲驱动。

[0049] 需要说明的是，上述将脉冲信号处理电路与GOA电路相配合以输出多脉冲栅极驱动信号的情况，仅为该脉冲信号处理电路的一个应用场景，其不会对上述脉冲信号处理电路的应用范围产生限制。

[0050] 在本发明中，脉冲信号输入端STU1/STU2所输入的脉冲信号不仅可以为单脉冲信号，还可以为多脉冲信号，该脉冲信号还可以对多脉冲信号进行合并。

[0051] 图2为本发明实施例二提供的一种脉冲信号处理电路的电路结构示意图，如图2所示，图2所示脉冲信号处理电路为基于图1所示脉冲信号处理电路的一种具体化方案。

[0052] 在本实施例中，仍以输入控制电路2的数量为2个，脉冲信号输入端STU1/STU2的数量为2个的情况为例，进行示例性描述。

[0053] 可选地，第一输出电路1包括：有效电平输出子电路101和非有效电平输出子电路102。

[0054] 非有效电平输出子电路102与第一节点N1、第二电源端、非有效电平提供端和信号输出端OUT连接，非有效电平输出子电路102用于在各输入控制电路2均未向第一节点N1写入第一工作电压时，将第二电源端提供的第二工作电压写入至第一节点N1，以及响应于第一节点N1的电压的控制将非有效电平电压写入至信号输出端OUT。

[0055] 有效电平输出子电路101与有效电平提供端和信号输出端OUT连接，有效电平输出子电路用于在部分输入控制电路2将第一工作电压写入至第一节点N1时，将有效电平电压写入至信号输出端OUT。

[0056] 进一步可选地，有效电平输出子电路101包括：第一晶体管M1；第一晶体管M1的控制极与有效电平提供端连接，第一晶体管M1的第一极与有效电平提供端连接，第一晶体管M1的第二极与信号输出端OUT连接。

[0057] 可选地，非有效电平输出子电路102包括：第三晶体管M3和第四晶体管M4。

[0058] 第三晶体管M3的控制极与第二电源端连接，第三晶体管M3的第一极与第二电源端连接，第三晶体管M3的第二极与第一节点连接。

[0059] 第四晶体管M4的控制极与第一节点N1连接，第四晶体管M4的第一极与信号输出端OUT连接，第四晶体管M4的第二极与非有效电平提供端连接。

[0060] 输入控制电路2包括：第五晶体管M5/M5'；第五晶体管M5/M5'的控制极与对应的脉冲信号输入端STU1/STU2连接，第五晶体管M5/M5'的第一端与第一节点N1连接，第五晶体管M5/M5'的第二端与第一电源端连接。

[0061] 在本实施例中，以脉冲信号处理电路中的各晶体管均为N型晶体管，脉冲信号输入端STU1/STU2提供的脉冲信号为正向脉冲信号为例，进行示例性描述。此时，有效电平为高电平，非有效电平为低电平；有效电平提供端提供高电平电压VGH1，非有效电平提供低电平电压VGL1，第一电源端提供的第一工作电压为低电平工作电压VGL2，第二电源端提供的第二工作电压为高电平工作电压VGH2。

[0062] 当该脉冲信号处理电路作为脉冲信号合并电路使用(实现脉冲信号合并功能)时，各脉冲信号输入端STU1/STU2提供的脉冲信号在一个工作周期内依次有效，即在任意时刻均不会出现两个脉冲信号同时处于高电平状态(在任意时刻最多有一个脉冲信号处于高电平状态)。

[0063] 针对两个脉冲信号输入端STU1/STU2，则该脉冲信号处理电路所处理的脉冲信号的情形有如下三种：

[0064] (1)脉冲信号输入端STU1提供的脉冲信号处于高电平，脉冲信号输入端STU2提供的脉冲信号处于低电平。

[0065] 第五晶体管M5导通，第五晶体管M5'截止。低电平工作电压VGL2通过第五晶体管M5写入至第一节点N1，第一节点N1处于低电平状态，第三晶体管M3可等同于一个电阻。由于第一节点N1处于低电平状态，则第四晶体管M4截止，非有效电平输出子电路不会向信号输出端OUT输出低电平电压VGL1。

[0066] 此时，有效电平提供端提供的高电平电压VGH1通过第一晶体管M1写入至信号输出端OUT，信号输出端OUT输出高电平电压VGH1。

[0067] (2)脉冲信号输入端STU1提供的脉冲信号处于低电平，脉冲信号输入端STU2提供的脉冲信号处于低电平。

[0068] 此时，第五晶体管M5截止，第五晶体管M5'截止，两个输入控制电路2均不会像第一节点N1写入低电平工作电压VGL2；第二电源端提供的高电平工作电压VGH2通过第三晶体管M3写入至第一节点N1，由于第一节点N1处于高电平状态，则第四晶体管M4导通，低电平电压VGL1通过第四晶体管M4写入至信号输出端OUT，此时第一晶体管M1等同于一个电阻，信号输出端OUT输出低电平电压VGL1。

[0069] (3)脉冲信号输入端STU1提供的脉冲信号处于低电平，脉冲信号输入端STU2提供的脉冲信号处于高电平。

[0070] 第五晶体管M5截止，第五晶体管M5'导通。低电平工作电压VGL2通过第五晶体管M5'写入至第一节点N1，第一节点N1处于低电平状态，第三晶体管M3等同于一个电阻。由于第一节点N1处于低电平状态，则第四晶体管M4截止，非有效电平输出子电路不会向信号输出端OUT输出低电平电压VGL1。

[0071] 此时，有效电平提供端提供的高电平电压VGH1通过第一晶体管M1写入至信号输出端OUT，信号输出端OUT输出高电平电压VGH1。

[0072] 通过上述内容可见，在该脉冲信号处理电路进行工作时，脉冲信号处理电路中的各晶体管的栅极均处于钳位状态而不会处于浮接(Floating)状态，从而能防止晶体管因栅极Floating而出现误导通的问题。

[0073] 优选地，有效电平输出子电路还包括：第二晶体管M2；第一晶体管M1的控制极通过第二晶体管M2与有效电平提供端连接；第二晶体管M2的控制极与有效电平提供端连接，第二晶体管M2的第一极与有效电平提供端连接，第二晶体管M2的第二极与第一晶体管M1的控制极连接。

[0074] 此时，第二晶体管M2相当于一个二极管，可对有效电平提供端写入至第一晶体管M1的栅极的电压起到分压作用，以防止一较高电压写入至第一晶体管M1时，使得第一晶体管M1的栅极电压中具有加大的毛刺问题。

[0075] 进一步优选地，有效电平输出子电路还包括：电容C；电容C的第一端与第一晶体管M1的控制极连接，电容C的第二端与第一晶体管M1的第二极连接。

[0076] 在信号输出端OUT输出的信号由高电平转换为低电平过程中，在电容C的自举作用下，第一晶体管M1的栅极电压会被迅速拉低，从而使得第一晶体管M1立即处于截止状态，有利于非有效电平提供端提供的低电平迅速写入至信号输出端OUT，提升信号输出端OUT的信号翻转速度。

[0077] 在信号输出端OUT输出的信号由低电平转换为高电平过程中，在电容C的自举作用下，第一晶体管M1的栅极电压会被迅速拉高，从而使得第一晶体管M1处于充分导通状态，有利于有效电平提供端提供的高电平迅速写入至信号输出端OUT，提升信号输出端OUT的信号翻转速度。与此同时，由于第一晶体管M1处于充分导通状态，还能有效避免电压通过第一晶体管M1时出现阈值损失的问题。

[0078] 图3为本发明提供的脉冲信号处理电路对两个脉冲信号进行合并处理后输出多脉冲信号的波形示意图，如图3所示，在第一时间段t1内，脉冲信号输入端STU1提供的脉冲信号处于有效电平状态，脉冲信号输入端STU2提供的脉冲信号处于非有效电平状态；根据前述的情形(1)可见，信号输出端OUT输出有效电平电压。

[0079] 在第二时间段t2内，脉冲信号输入端STU1提供的脉冲信号处于非有效电平状态，脉冲信号输入端STU2提供的脉冲信号处于非有效电平状态；根据前述的情形(2)可见，信号输出端OUT输出非有效电平电压。

[0080] 在第三时间段t3内，脉冲信号输入端STU1提供的脉冲信号处于非有效电平状态，脉冲信号输入端STU2提供的脉冲信号处于有效电平状态。根据前述的情形(3)可见，信号输出端OUT输出有效电平电压。

[0081] 通过上述内容可见，信号输出端OUT所输出的多脉冲信号的波形，其与脉冲信号输入端STU1和脉冲信号输入端STU2所输入脉冲信号的合并波形相同。

[0082] 本实施例中优选地，有效电平提供端提供的有效电平电压等于所输入脉冲信号处于有效电平状态时的电压；非有效电平提供端提供的非有效电平电压等于所输入脉冲信号处于非有效电平状态时的电压。此时可保证信号输出端OUT输出的脉冲信号的幅度等于所输入脉冲信号的幅度。

[0083] 可选地，第一输出电路1还用于在全部输入控制电路2将第一工作电压写入至第一节点N1时，将有效电平提供端提供的有效电平电压写入至信号输出端OUT。在此情况下，本发明实施例二提供的脉冲信号处理电路不仅可作为脉冲信号合并电路使用，还可作为逻辑电路使用。

[0084] 在该脉冲信号处理电路作为逻辑电路使用时，可以存在两个脉冲信号同时处于有效电平状态。

[0085] 为方便描述，以信号处于高电平状态时记为取值“1”，信号处于低电平状态时记为取值“0”。

[0086] 根据前述描述的情形(1)可见，脉冲信号输入端STU1提供的脉冲信号取值为1，且脉冲信号输入端STU2提供的脉冲信号取值为0时，信号输出端OUT输出脉冲信号取值为1。

[0087] 根据前述描述的情形(2)可见，脉冲信号输入端STU1提供的脉冲信号取值为0，且脉冲信号输入端STU2提供的脉冲信号取值为0时，信号输出端OUT输出脉冲信号取值为0。

[0088] 根据前述描述的情形(3)可见，脉冲信号输入端STU1提供的脉冲信号取值为0，且脉冲信号输入端STU2提供的脉冲信号取值为1时，信号输出端OUT输出脉冲信号取值为1。

[0089] 当脉冲信号输入端STU1提供的脉冲信号取值为1，且脉冲信号输入端STU2提供的脉冲信号取值为1时，第五晶体管M5导通，第五晶体管M5'导通，低电平工作电压VGL2通过第五晶体管M5和第五晶体管M5'写入至第一节点N1，第一节点N1处于低电平状态，第四晶体管M4截止，非有效电平输出子电路102不会向信号输出端OUT输出低电平电压VGL1。此时，有效电平提供端提供的高电平电压VGH1通过第一晶体管M1写入至信号输出端OUT，信号输出端OUT输出高电平电压VGH1，即信号输出端OUT输出脉冲信号取值为1。

[0090] 图2所示该脉冲信号处理电路的脉冲信号输入端STU1/STU2和输出端OUT的真值表如下：

[0091]STU1 STU2 OUT
0 0 0
1 0 1
0 1 1
1 1 1

[0092] 由此可见，本实施例提供的脉冲信号处理电路还可进行逻辑或运算的功能，即该脉冲信号处理电路可作为逻辑或门电路使用。

[0093] 图4为本发明实施三提供的一种脉冲信号处理电路的电路结构示意图，如图4所示，图4所示所示脉冲信号处理电路与图3所示脉冲信号处理电路的区别在于，图4中脉冲信号处理电路内输入控制电路2的数量为3个。

[0094] 当各脉冲信号输入端STU1/STU2/STU3所提供的脉冲信号均处于低电平(非有效电平状态)时，则全部第五晶体管M5/M5'/M5”均截止，第二电源端提供的高电平工作电压VGH2通过第三晶体管M3M3写入至第一节点N1，由于第一节点N1处于高电平状态，则第四晶体管M4导通，低电平电压VGL1通过第四晶体管M4写入至信号输出端OUT，此时第一晶体管M1等同于一个电阻，信号输出端OUT输出低电平电压VGL1。

[0095] 当各脉冲信号输入端STU1/STU2/STU3所提供的脉冲信号中存在至少一个处于高电平(有效电平状态)时，则存在至少一个第五晶体管导通，此时，低电平工作电压VGL2通过导通的第五晶体管写入至第一节点N1，第四晶体M4管截止，非有效电平输出子电路102不会向信号输出端OUT输出低电平电压VGL1，有效电平提供端提供的高电平电压VGH1通过第一晶体管M1写入至信号输出端OUT，信号输出端OUT输出高电平电压VGH1。

[0096] 需要说明的是，在该脉冲信号处理电路用作脉冲信号合并电路时，各脉冲信号输入端STU1/STU2/STU3提供的脉冲信号在一个工作周期内依次有效，即在任意时刻最多有一个脉冲信号处于高电平状态。

[0097] 在该脉冲信号处理电路用作逻辑或门电路(多输入的逻辑或门电路)时，可以存在两个或多个脉冲信号同时处于有效电平状态。

[0098] 图5为本发明实施例四提供的一种脉冲信号处理电路的电路结构示意图，如图5所示，与上述实施例一～实施例三中所提供的脉冲信号处理电路不同的是，本实施例提供的脉冲信号处理电路不仅包括：第一输出电路1和输入控制电路2，还包括：第二输出电路3，第二输出电路3与非有效电平提供端、信号输出端OUT和各脉冲信号输入端STU1/STU2连接，第二输出电路3用于在全部脉冲信号输入端STU1/STU2所提供的脉冲信号均处于有效电平状态时，将非有效电平电压写入至信号输出端OUT。

[0099] 本实施例提供的脉冲信号处理电路不仅可作为脉冲信号合并电路，还可作为逻辑电路。

[0100] 对于第一输出电路1和输入控制电路2的描述可参见前述实施例中的内容，此处不在赘述。

[0101] 可选地，第二输出电路3包括：与脉冲信号输入端STU1/STU2一一对应的若干个第六晶体管M6/M6'，全部第六晶体管M6/M6'串联于信号输出端OUT和非有效电平提供端之间；其中，各第六晶体管M6/M6'/M6”的控制极与对应的脉冲信号输入端STU1/STU2连接；位于第一位的第六晶体管M6的第一极与信号输出端OUT连接；除位于第一位的第六晶体管M6外，其他各第六晶体管M6的第一极均与其前一位的第六晶体管M6的第二极连接；位于最后一位的第六晶体管M6的第二极与非有效电平提供端连接。

[0102] 在本实施例中，仍以输入控制电路2的数量为两个，脉冲信号处理电路中的各晶体管均为N型晶体管，脉冲信号输入端STU1/STU2提供的脉冲信号为正向脉冲信号为例，进行示例性描述。此时，有效电平为高电平，非有效电平为低电平；有效电平提供端提供高电平电压VGH1，非有效电平提供低电平电压VGL1，第一电源端提供第一工作电压为低电平工作电压VGL2，第二电源端提供高电平工作电压VGH2。

[0103] 当该脉冲信号处理电路作为脉冲信号合并电路使用时，各脉冲信号输入端STU1/STU2提供的脉冲信号在一个工作周期内依次有效，即在任意时刻均不会出现两个脉冲信号同时处于高电平状态(在任意时刻最多有一个脉冲信号处于高电平状态)。因此，在任意时刻，最多有一个第六晶体管导通，此时非有效电平提供端无法通过各第六晶体管与信号输出端OUT电连接(第二输出电路3内部始终处于断路状态)，即第二输出电路3始终不会向信号输出端OUT输出非有效电平电压。此时，图5所示脉冲信号处理电路的电路图可等效于图2中所示脉冲信号处理电路，基于前述实施例二中描述可见，该脉冲信号处理电路可实现对脉冲信号输入端STU1/STU2所提供的脉冲信号的合并，具体过程此处不再赘述。

[0104] 当该脉冲信号处理电路用作逻辑电路使用时，可以存在两个脉冲信号同时处于有效电平状态。为方便描述，以信号处于高电平状态时记为取值“1”，信号处于低电平状态时记为取值“0”。

[0105] 其中，当脉冲信号输入端STU1和/或脉冲信号输入端STU2所提供的脉冲信号取值为0时，则图5所示脉冲信号处理电路的电路图可等效于图2中所示脉冲信号处理电路，此时图5所示脉冲信号处理电路的信号输出端OUT的输出情况与图2所示信号输出端OUT的输出情况相同，具体过程，此处不再描述。

[0106] 下面仅对当脉冲信号输入端STU1提供的脉冲信号取值为1，且脉冲信号输入端STU2提供的脉冲信号取值为1时的情况，进行详细描述。

[0107] 当脉冲信号输入端STU1提供的脉冲信号取值为1，且脉冲信号输入端STU2提供的脉冲信号取值为1时，第五晶体管M5导通，第五晶体管M5'导通，第六晶体管M6导通，第六晶体管M6'导通。低电平工作电压VGL2通过第五晶体管M5和第五晶体管M5'写入至第一节点N1，第一节点N1处于低电平状态，第四晶体管M4截止，非有效电平输出子电路102不会向信号输出端OUT输出低电平电压VGL1。

[0108] 与此同时，非有效电平提供端提供的低电平电压VGL1通过第六晶体管M6'和第六晶体管M6写入第二节点N2处(即信号输出端OUT)，信号输出端OUT输出低电平电压VGL1，即信号输出端OUT输出脉冲信号取值为0。

[0109] 图5所示该脉冲信号处理电路的脉冲信号输入端和输出端OUT的真值表如下：

[0110] STU1 STU2 OUT0 0 0
1 0 1
0 1 1
1 1 0

[0111] 由此可见，本实施例提供的脉冲信号处理电路还可进行逻辑异或运算的功能，即该脉冲信号处理电路可作为逻辑异或门电路使用。

[0112] 图6为本发明实施例五提供的一种脉冲信号处理电路的电路结构示意图，如图6所示，图6所示所示脉冲信号处理电路与图5所示脉冲信号处理电路的区别在于，图6中脉冲信号处理电路内输入控制电路2的数量为3个。

[0113] 当各脉冲信号输入端STU1/STU2/STU3所提供的脉冲信号均处于低电平(非有效电平状态)时，则全部第五晶体管M5/M5'/M5”均截止，第二电源端提供的高电平工作电压VGH2通过第三晶体管M3写入至第一节点N1，由于第一节点N1处于高电平状态，则第四晶体管M4导通，低电平电压VGL1通过第四晶体管M4写入至信号输出端OUT，此时第一晶体管M1等同于一个电阻，信号输出端OUT输出低电平电压VGL1。

[0114] 当各脉冲信号输入端STU1/STU2/STU3所提供的各脉冲信号中部分处于高电平(有效电平状态)时，则存在至少一个第五晶体管导通，此时，低电平工作电压VGL2通过导通的第五晶体管写入至第一节点N1，第四晶体管M4截止，非有效电平输出子电路102不会向信号输出端OUT输出低电平电压VGL1，有效电平提供端提供的高电平电压VGH1通过第一晶体管M1写入至信号输出端OUT，信号输出端OUT输出高电平电压VGH1。

[0115] 当各脉冲信号输入端STU1/STU2/STU3所提供的各脉冲信号全部处于高电平(有效电平状态)时，则全部的第六晶体管M6/M6'/M6”均导通，此时低电平电压VGL1通过各第六晶体管M6/M6'/M6”写入至信号输出端OUT，信号输出端OUT输出低电平电压VGL1。

[0116] 需要说明的是，在该脉冲信号处理电路用作脉冲信号合并电路时，各脉冲信号输入端STU1/STU2/STU3提供的脉冲信号在一个工作周期内依次有效，即在任意时刻最多有一个脉冲信号处于高电平状态。

[0117] 在该脉冲信号处理电路用作逻辑电路(多输入逻辑电路，该逻辑电路仅在各输入脉冲信号均处于相同状态时输出“0”，其他时候输出“1”)时，可以存在两个或多个脉冲信号同时处于有效电平状态。

[0118] 需要说明的是，上述实施例一～实施例五中所示情况仅起到示例性作用，其不会对本发明的技术方案产生限制。本领域技术人员应该知晓的是，本发明中的脉冲信号输入电路的数量还可以为4个、5个甚至更多个，此处不再一一举例。本发明提供的脉冲信号处理电路不仅可实现脉冲合并功能，还可实现特定的逻辑运算。

[0119] 此外，本发明提供的脉冲信号处理电路中的各晶体管还可以为P型晶体管，此时该脉冲信号处理电路可对负向脉冲信号(有效电平为低电平，非有效电平为高电平)进行处理，有效电平提供端提供低电平电压，非有效电平提供高电平电压，第一电源端提供第一工作电压为高电平工作电压，第二电源端提供的第二工作电压为低电平工作电压。

[0120] 当脉冲信号处理电路中的各晶体管均为N型晶体管或均为P型晶体管时，可采用相同的生产工艺以同时制备出各晶体管，从而能缩短生产周期，提高生产效率。

[0121] 本发明实施例六提供了一种显示面板，该显示面板包括：脉冲信号处理电路。其中，该脉冲信号处理电路采用上述实施例一～实施例五中任一提供的脉冲信号处理电路。

[0122] 作为一种具体应用，该脉冲信号处理电路的各脉冲信号输入端与栅极驱动器的各信号输出端OUT连接，用于将栅极驱动器输出的脉冲信号进行合并处理，以得到多脉冲栅极驱动信号，并将其输出至对应栅线，以实现对栅线的多脉冲驱动。

[0123] 其中，当栅极驱动器采用GOA电路时，可有利于显示装置的窄边框设计。

[0124] 作为又一种应用，该脉冲信号处理电路还可作为逻辑电路集成于有机发光二极管(Organic Light-Emitting Diode，简称OLED)显示面板的像素电路中。

[0125] 当然，本领域技术人员应该知晓是的，本发明提供脉冲信号处理电路并不限于上述两种场景。

[0126] 本发明实施例七提供了一种显示装置，包括：显示面板，该显示面板采用上述实施例六中提供的显示面板。

[0127] 可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。